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[参考译文] ADC08D1520:VHDL 问题和测试模式问题

Guru**** 2382630 points
Other Parts Discussed in Thread: ADC08D1520
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/684044/adc08d1520-vhdl-question-and-test-pattern-question

器件型号:ADC08D1520

我有一个用于 ADC08D1520的评估板。  该电路板上是否有 Virtex-4 FPGA 的 VHDL 代码?  包装盒中现在只有电路板,因此我不知道是否包含 FPGA 的源代码。  我想了解输入是如何在该 FPGA 代码中设置的。

测试模式相关问题: 我正在调整将数据计时到 FPGA 的输入延迟。  我发现测量值几乎没有下降到任何值。

 

然后,我将 ADC 设置为输出测试模式,因为我想了解测试模式在这种状态下的表现。  测试模式看起来非常完美!

 

我尝试使用测试模式来确定数据的中心位置以实现时钟延迟、但测试模式在整个范围内看起来都很好。

 

当 ADC 发出测试模式与发出常规数据时,是否有什么不同的情况?

谢谢!

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。
    您好、Mark
    ADC08D1520RB 的 FPGA 源代码包含在 ADC0xD1520RB 设计包中、可从网页的设计文件部分下载该设计包。
    测试模式问题。 ADC 数据模式和测试图形模式之间的唯一区别应该是 ADC 数据中的信息。 输出数据和 DCLK 之间的时序关系不应改变。 如果将数据采集延迟调整为在数据位0->1或1->0转换期间发生捕获的时间点、我希望在正常数据模式和测试模式下都能看到不良的数据值。 由于 TPM 中的可预测位序列与实际数据不可预测的位序列、行为可能略有不同、但通常情况下、这两种数据类型中都应显示错误的数据值。
    此致、
    Jim B