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[参考译文] ADS131A04：有关 VNCP、/DRDY 时序和输入连接设置的问题

admin
Guru**** 2445050 points
Other Parts Discussed in Thread: ADS131A04, OPA1678, ADS131A04EVM

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/680467/ads131a04-question-about-setting-for-vncp-drdy-timing-and-input-connection

器件型号：ADS131A04
主题中讨论的其他器件： OPA1678、

请告诉我以下有关 ADS131A04设置的三点。

①Negative 电荷泵输出(NVCP)

如果未使用 VNCP、则 VNCP 是否确实连接 AVSS、对吧？

EVM 用户手册 P16介绍了设置完成后应连接 JP8。

这种情况是否仅适用于使用 NVCP？

针对/DRDY 和时钟(CLKIN 或 SCLK)的 μ ②时序

请告诉我有关/DRDY 和时钟的建议时序。

客户担心亚稳态、

・这种情况是由 CLKIN 上升引起的/DRDY、但 Tdelay 的裕度很小。

・这种情况是由 CLKIN 下降引起的/DRDY、但我认为可能发生转移。

③Input 连接

如果 ADS131A04输入侧(AINx)连接 OPA1678、是否需要 RC 滤波器来连接 OPA1678输出和 ADS131A04输入？

还是直接连接没有问题？  

此致、

Satoshi

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    TI__Guru**** 2445050 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Satosi-San、您好！

    感谢您的发帖。

    [引用 user="Satoshi "]①Negative 电荷泵输出(NVCP)

    请参阅 ADS131A04数据表第5 - 6页的引脚功能表。 如果未使用负电荷泵、则必须将 VNCP 直接连接到 AVSS。 在 ADS131A04EVM 上、这可以通过安装 JP8来实现。

    [引用 USER="Satoshi "]②/DRDY 和时钟(CLKIN 或 SCLK)的时序[/引用]

    客户使用哪种模式？

    [引用 user="Satoshi "]③Input 连接[/quot]

    ADS131A04输入端的 RC 滤波器有两个用途。 首先、差分电容器为内部采样电容器提供电荷。 这有助于在调制器采样之间更快地实现输入电压稳定。 其次、放大器稳定性所需的串联电阻也构成单极低通滤波器以实现抗混叠。

    此致、

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    TI__Guru**** 2445050 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    Ryan - San

    感谢您的回复、
    我回答你的问题②以下；

    客户希望"CLKIN FALL 制造的/DRDY 案例"。
    但是、如果有其他好的想法、客户将考虑这个想法。

    此致、
    Satoshi
  • 0
    TI__Guru**** 2445050 points
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    您好 Satosi-San

    我指的是接口模式。 客户是否使用异步中断模式、帧同步主模式或帧同步从模式？

    此致、
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    TI__Guru**** 2445050 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Ryan - San

    很抱歉我的回复延迟、

    客户正在使用帧同步从模式。

    有关③的其他问题、下面建议使用哪种连接？ (R 值为~2kΩ Ω)

    我认为数字④更好、对吗？

    此致、

    Satoshi

  • 0
    TI__Guru**** 2445050 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    Satosi-San、您好！

    感谢您的详细信息。

    在"同步从机模式"中(很抱歉之前使用了错误的名称)、内部时钟源(ICLK)可由连接到 XTAL1/2或 CLKIN 引脚的外部信号(CLKSRC = 0)或 SCLK 输入(CLKSRC = 1)生成。 您的客户使用哪种设置？

    在图4和图5中、CLKSRC 设置的时序规格被描述为 Tsu (SYNC)和 TH (SYNC)= 10ns (最小值)。

    在图4 (CLKSRC = 0)中、可以将/DRDY 下降沿与 CLKIN 上升沿对齐。 您必须在/DRDY 下降沿之后将 CLKIN 下降沿保持至少10ns。

    在图5 (CLKSRC = 1)中、可以将/DRDY 下降沿与 SCLK 下降沿对齐。 SCLK 上升沿必须在/DRDY 下降沿之后至少保持10ns。

    电路(3)或(4)均正常工作。 我相信(3)将提供更好的共模抑制。


    此致、