[参考译文] ADC12DJ3200EVM：无

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Other Parts Discussed in Thread: ADC12DJ3200EVM, LMK04828, LMX2582, ADC12DJ3200

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器件型号：ADC12DJ3200EVM
主题中讨论的其他器件： LMK04828、 LMX2582、 ADC12DJ3200

是否有文档指定 ADC 上每个 JMODE 的位模式？我知道数据表上的信息、但我无法找到以位为单位的 S0或 A0和 B0。

0 admin 7 年多前

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你(们)好

第7.4.3.1节 JESD204B 输出数据格式和7.3.5.3输出数据格式中介绍了该信息

12位实数 Sn、An、Bn 为 xxxx xxxx xxxx 偏移二进制或有符号二进制补码。

8位实数 Sn、An、Bn 为 xxxx 偏移二进制或带符号二进制补码

15位实数或复数 AN、BN、AIN、AQn、BIN、 BQn 为 xxxx xxxx xxxx xxxx xxxx xxxx、其中最低有效位包含超范围信息、如表13和14所示。

信息始终以 MSB 优先(数据映射表中的最早八位位组、最左侧)和 LSB 最后(数据映射表中的较晚八位位组、最右侧)的形式组织。

我希望这对您有所帮助。

此致、

Jim B

0 admin 7 年多前

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ADC12DJ3200EVM 具有板载时钟解决方案、但我找不到任何相关文档。板载配置的时钟速率是多少？具体来说、Jmode11是否有时钟速率？我们希望使用采样 FS 速率= 3200Msps 将其连接到 ZCU Ultrascale+ FPGA 开发板。有关这些详细信息是否还有其他注意事项？

请告诉我。

谢谢、

扎赫

0 admin 7 年多前

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你(们)好、扎赫

电路板架构使用 LMK04828的 PLL1通过 VCXO 生成100MHz 频率。这可以选择性地锁定到应用于 CLKIN0的10MHz 基准。

LMX2582使用100MHz 基准来创建 ADC 采样时钟、以及在分配模式下驱动 LMK04828输出路径电路的相同频率时钟。

默认情况下、在 ADC12DJ3200和 LMK04828分配路径具有3200MHz 频率的 JMODE11中、以下时钟输出到 FMC：

从 LMK04828 SDCLKOUT1到 FPGA 的 SYSREF 频率为20MHz、并在 FMC 引脚 G9/G10上输出。

从 LMK04828 DCLKOUT0到 FPGA 的 CLK1为200MHz、并在 FMC 引脚 D4/D5上输出。该输出的分频器位于地址0x100h 位4：0。

从 LMK04828 DCLKOUT12到 FPGA 的 CLK2频率为200MHz、并在 FMC 引脚 G6/G7上输出。该输出的分频器地址为0x130h 位4：0。

从 LMK04828 DCLKOUT8到 FPGA 的 CLK3频率为200MHz、并在 FMC+引脚 Z20/Z21上输出。该输出的分频器位于地址0x120h 位4：0。

如果您使用的频率不是3200MHz、所有这些频率都将随 ADC 时钟频率而变化。

如果您需要 ZCU 板的不同 FPGA CLK 频率、您可以在以下配置文件中调整分频器设置： LMK04828_JMODE11.cfg

配置文件应全部位于以下文件夹中： C：\Program Files (x86)\Texas Instruments\ADC12DJxx00 GUI\Configuration Files

此致、

Jim B

数据转换器（参考译文帖）(Read Only)