Other Parts Discussed in Thread: ADS61B29
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器件型号：ADS61B29 团队、
我有一位客户在使用 ADS61B29进行设计、他们希望使用来自 A/D 的 CLKOUT 差分 LVDS 对作为其 FPGA 的主时钟输入时钟(A/D 始终处于打开状态、因此没有理由不将这个 CLK 输出作为主板时钟源)
是否建议将外部100欧姆电阻器与两个直列式0.1 μ F 电容器配合使用以对线路进行去耦、如此类用例的数据表中所示？
如果是这样、作为后续操作、我的理解是、所有 LVDS 对的布线长度在总长度…μ m 内都应在5mm 之间 A/D 数据线的长度从14.1mm 到14.7mm 不等、但 CLKOUT 线的长度为19.1mm (这是由于 CLK OUT 引脚在 A/D IN 上的位置以及 PLL 输入线在 FPGA 上的位置的性质)。 添加此电阻器和电容器显然会缩短其布线长度、但如果遵循5mm 规格、是否必须考虑这些元件的宽度、或者是否忽略该宽度并完全与布线长度一致？
