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[参考译文] DAC082S085：DAC082S085 SCLK 额定值与放大器；下限参数

admin
Guru**** 2812395 points

Other Parts Discussed in Thread: DAC082S085

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/746942/dac082s085-dac082s085-sclk-ratings-lower-limit-parameters

器件型号：DAC082S085

您好！

参考 DAC082S085的数据表第7.6节(时序要求) 、SCLK 周期时间 Tmin 似乎额定值为33ns、因此 Fsclk 为30Mhz、请问我们的设计系统中可能实现的最低 SCLK 是多少？ 假设我们要在低于4MHz 的频率下工作、我们可能预见到的潜在结果是什么、我们是否可以在该频率范围内工作？ 谢谢。

此致、
Leo

  • 0
    TI__Guru**** 2812395 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    Leo、

    SCLK 的运行速度实际上没有限制。 在内部、器件接口没有任何重要的智能、如振荡器或计时器、无法确定帧耗时太长。 该实现只是非常简单的锁存机制、基于所描述的 SCLK 和 SYNC 阈值电压、但对信号的转换速度和仍然可靠/适当检测的速度有限制。