[参考译文] ADC16DX370：JESD 确定性延迟测量

您好、Sumala、

我们将深入了解、并将很快与您再次见面。

此致、

Dan

您好、Jim、

是的、方波仅在 ADC 数据链接启动并运行后启动。 方波启动由用户使用 DIP 开关进行控制。 当开关变为"1"时、方波开始从 FPGA 板传输数据。 我仅在链路建立后进行切换。

生成的方波实际上是 FPGA 中 DDS (直接数字合成器)块输出的 MSB 位。 DDS 生成所需频率的正弦波。 DDS 块使用与器件时钟相同的时钟源(LMK04828B)生成的时钟运行、并生成 ADC 芯片的 sysref。 方波与器件时钟同步。  因此它不使用 SYSREF 输入。 在 FPGA 中、LMFC 时钟由 JESD IP 内核在内部生成、外部时钟不可用。 但有一个信号指示每个多帧中的第一个字节、因此该信号在内部与 LMFC 相关、但不会按照我的理解直接与 LMFC 相关。 我不知道在 SMA 上发出此信号是否有任何用处。

我无法理解 LMFC 和方波之间的相位偏移如何影响延迟、请您详细说明一下。

在建立链路期间、ADC 和 FPGA 使用 sysref 对齐其 LMFC。 对齐 LMFC 并建立链路后、我将禁用到 ADC 的 sysref (SYS_EN='0')。  FPGA JESD IP 内核使用 sysref 在复位后检测到的第一个 sysref 事件上对齐其 LMFC 计数器、并忽略后续事件。因此、一旦建立链路、我的所有时钟都是固定的、延迟是固定的。

提出的意见很少：

频率= 0.319999MHz 延迟= 2.468us

频率= 0.36562499MHz 延迟= 2.265us

频率= 0.3828306198MHz 延迟= 2.201us

频率= 0.73124999MHz 延迟= 1.581us

频率= 1.4624999MHz 延迟= 1.249us

随着频率的增加、延迟也在减少。

谢谢、此致、

相扑

您好、Jim、

只需了解方波的 staring 阶段是否会影响测量的延迟即可：

假设级别'0'由'a'级别'1'表示、级别'b'表示。 因此、方波样本会像"aaabbbbaaaabbbb"或"aabbaabb"、具体取决于频率。

让延迟为 xxxxx 指示的5个样本

情况1：从触发开始的时刻起、让方波为
太棒了
输出波形将是
xxxxxaaabbbbaaaabbbb
从方波中的第一个 b 到输出波形中的第一个 b 的延迟与链路的延迟相同5。

CASE2：假设起始阶段不同。 现在、让方波为
aabbbbaaaabbbb
O/p 波形为：xxxxxaabbbbaaaa
即使现在、从方波中的第一个 b 到输出波形中的第一个 b 的延迟也是5。

情况3：假设频率不同
啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊
O/p：xxxxxaaaabbbbaaaabbbbb
即使现在、从方波中的第一个 b 到输出波形中的第一个 b 的延迟也是5

如果我的理解有误、请 PLZ 纠正我的问题。 因此、如果链路的延迟是固定的、理想情况下、起始相位不应导致测量值不同。

谢谢、此致、
相扑

你(们)好
我同意你的推理。 我不明白为什么波形之间的延迟会有任何差异、即使它们与 LMFC 时序的关系更早或更晚。 我仍在尝试了解导致差异的原因。
从复位到复位或与循环通电保持一致是很好的。
明天我将与同事讨论这个问题、看看是否可以解释所看到的延迟变化。
此致、
Jim B