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器件型号：ADS7056 尊敬的：
我在从提到的 ADC 读取数据时遇到问题。 它是具有多个运行相同 SCLK、CS 的 ADC 的定制板、但每个 ADC 都有自己的 SDOx。 FPGA 以 ADS7056数据表中描述的方式控制 SCLK 和 CS、范围界定信号显示的数据时钟与数据表中描述的相同。 我不会给您带来任何麻烦、它非常简单、但我想知道是否有一些 HDL 代码可用于测试您可能用于评估的单个 ADC？ 如果存在、您是否可以共享以检查差异？
此致、
Matthew