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[参考译文] ADS54J54:如果我想在使用外部采样时钟时评估 ADS54J54 ADC 性能、如何配置 EVM?

Guru**** 1671470 points
Other Parts Discussed in Thread: ADS54J54, ADS54J54EVM
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/700271/ads54j54-how-to-config-evm-if-i-want-to-evaluate-the-ads54j54-adc-performance-when-using-external-sampling-clock

器件型号:ADS54J54

您好!

我想使用由信号发生器生成的外部采样时钟来评估 ADS54J54 EVM 中的 ADC 性能。

我可以通过 SMA (EXT_ADC_CLK)输入500MHz 时钟、但如何配置其他时钟、例如 FPGA (TSW14J56)、SYSREFB、SYSREFCD 的时钟?

谢谢。

Xiaobo。

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    用户、

    您计划将多大频率用于 ADC? 根据该值、将决定如何使用 LMK。 如果您可以使用板载 VCO 推导 SYSREF 和 TSW14J56参考时钟、则只需 将 ADS54J54EVM (SMA J16)的10MHz 参考输出发送到 用于 ADC 时钟的信号发生器的外部参考输入。 您也可以通过另一种方式实现此目的(将10MHz 频率从信号发生器发送到 EVM 的 J14)。  如果 无法通过 VCO 创建频率、则 必须为 SMA J7提供另一个外部时钟源、供 LMK 使用。 该时钟源必须与 ADC 时钟源同步。   然后、您将在时钟分配模式下使用 LMK 来生成所需的时钟。

    此致、

    Jim    

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    Jim、

    非常感谢您的回复。

    ADC 的频率规划:采样率为500MSps (不带2X 抽取)、TSW14J56的时钟为250MHz 和1.5625MHz。

    我将测试台设置为下图:使用500m 外部时钟作为 ADC 采样时钟。

    在测试台下、我可以成功 捕获数据、但 连接 变得非常不稳定:有时可以捕获、有时无法捕获。

    那么、我是否还省略了任何其他设置? 例如 SYSREF 时钟?

    此致、

    Xiaobo

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    用户、

    你用什么值来表示 K? 您的 LMFS 设置是什么? 您的电源可以为这两个 EVM 提供多大的电流? 配置 LMK 后、两个 LMK PLL 锁定 LED 是否亮起?

    此致、

    Jim

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    您好、Jim、

    今天、我设置的环境与 昨天几乎相同、并且发现连接变得非常稳定。 LMK PLL 锁定 LED 正常亮起。

    因此、我认为连接不稳定 并不是一个真正的问题。 很抱歉造成混淆。

    非常感谢。

    此致。

    Xiaobo

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    Xiaobo、

    很高兴听到这个消息。 然后我将关闭此 TT。

    此致、

    Jim