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器件型号：ADC3222 在其数据表中、为 CLK 输入引脚的 LVDS 写入0.7Vpp 标称值。 我们能否通过 UltraScale+系列 FPGA 的标准 LVDS 和 HR 引脚来驱动这些引脚，将 引脚配置为 LVDS？
在 ADC322x EVM 中、他们在 CLK 输入引脚之前使用了1：4变压器、我们在连接到标准 LVDS 之前是否需要使用此结构？
此致、
Serkan
