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器件型号：ADS131E06 我们使用 ADS131E06对电力线进行同步采样(不是相对于零相、而是仅在每个周期保持128个平均间隔的采样)、并将根据需要更新外部 CLK 频率。 fCLK 的范围为1.47-2.13 MHz (AVDD-AVSS = 5V)。 遗憾的是、这些更改将不会"平滑"- CLK 将被停止、时钟发生器时序参数被更新、然后 CLK 重新启动(~1ms CLK 停止时间)。 我们将每500ms 对8个周期("数据采集窗口")进行一次采样。 我的计划是在完成最后一个样本读取后不久进行任何 fCLK 更新，在一个数据采集窗口和下一个数据采集窗口之间的>300ms“死区时间”期间进行。
以下是我建议的程序：
- 在数据采集窗口的最后一次转换期间、将 START 设置为低电平以停止未来的转换。
- 等待/DRDY 处于低电平、将/CS 设置为低电平、然后根据规格读出最终采样数据。
- 将/CS 设置为高电平，然后设置>2*tCLK 延迟。
- 如上所述更新 fCLK。
- 等待>(2^18)*tCLK (即最大~180ms) 以满足 tPOR 要求(电源未中断)。
- 脉冲/RESET 低电平持续>1*tCLK，然后延迟>17*tCLK。
- 发送命令/重新初始化配置寄存器以准备下一个数据采集窗口。
- 将 START 置为高电平可在就绪时开始转换。
您是否会建议进行任何更改、或者您是否有其他建议？
谢谢、
Bruce Lott
