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器件型号：ADS1271 大家好、社区
我希望你们都做得很好:-)。
在我的当前项目中、我使用的是 ADS1271高速数据转换器。 我只是对 SPI 时钟(f_SCLK)和主时钟(f_CLK)的时钟比率感到困惑。 在数据表的第25页、可以在"SCLK (SPI 格式)"部分中阅读、为了获得最佳性能、f_SCLK 和 f_CLK 的比率应限制为1、1/2、1/4、... 1/2^(n+1)对于 n=0、1、2、3… 在我的项目中、我不想使用固定的采样率、因此我想使主时钟变量成为 SPI 模式下的可变采样率、该变量由以下公式 fs=fCLK/512引出。 作为微控制器、我使用的是 STM32F429、它仅支持 SPI 的固定预分频器。 如果我的比率大于1、比如2、4、8、会发生什么情况... 如果 SPI 时钟高于主时钟、为什么我无法实现最佳性能？ 毕竟、较高的 SPI 时钟会以更快的速度读取位...
提前感谢您！
此致、
很棒的酒店
