[参考译文] ADS42JB69：如何在 Xilinx FPGA 上实现 JESD204 IP、以便与双核部件配合使用

您好、好时、

推荐的方法是选项 A (所有通道到一个四通道、以及一个参考时钟)。 此外、您还可以将 JESD Rx IP 配置为单个4通道 IP。 这将允许 IP 在所有通道上自动对齐样本(前提是 TI ADC 与 SYSREF 信号同步)。

此致、

阿迈德

您好、Ameet、

感谢您的回答。
我们的设备需要同时处理来自2个 tennas 的数据。
ADC 的2个内核都有一个2通道链路。

您建议的方法是否允许我们单独使用两条双通道链路？  

谢谢你。

您好、好时、

如果您能够将平衡时钟和 SYSREF 路由到 ADC (从而使它们同步)、则可以将单个 IP 用于多个 ADC。 此外、假设两条链路同时处于活动状态(Rx IP 将监控所有4条信道)。

如果可以满足这些条件、则可以使用单个 IP。 它将导出128位数据总线(每通道32位)、因此您将能够独立监控样本)。  

如果我误解了您的疑问、我会深表歉意。

此致、

阿迈德

您好、Ameet、

感谢您的回答。  

在某些情况下、其中一个链接将不起作用、另一个链接将会起作用。

在这种情况下，应该采取什么执行措施？

每个链路仅具有1个 phy IP 和1个 JESD RX IP？ 意味着总共2 phy 2 JESD？  

如果是这样、并且我们有2个 PHY IP、它们是否可以共享相同的参考时钟(收发器时钟)？

我们将使用每通道16b。

谢谢、

霍夫它

你(们)好  

我认为、仅需一个 JESD RX IP 即可轻松使用、该 IP 需要1个收发器时钟、1个内核(器件)时钟和1个参考时钟、因为 phy IP 中的收发器 IP 可以将两个 ADC (每2个通道)视为一个具有4个通道的 ADC

请参阅本文

support.xilinx.com/.../69610

好时、你好、Kim、

抱歉、我出差了几天。

有几种方法可以解决这个问题、但遗憾的是、这非常依赖于实施和应用。

首先、由于您的应用可以使一个 ADC 链路在另一个处于活动状态时发生故障、因此只能使用一个 JESD Rx IP 是不可能的。 这将导致整个 IP 启动重新启动、因为它认为它正在与一个 ADC 通信。 其他选项包括：

1>一个4通道(四通道)、通过一个共享基准时钟和一个 QPLL 将两个通道分别馈送至两个 JESD IP

2> 一个4通道(四通道)、每个4通道将两个通道馈入两个 JESD IP、每个通道对具有一个共享基准时钟和一个单独的 QPLL。 这假设两个 QPLL 都支持您的通道速率

3>两个单独的四通道、具有两个 JESD IP、但一个参考时钟同时馈送两个四通道。 这将使每个 IP 完全控制与其交互的四路逻辑。

在一天结束时、收发器(PHY)中的每个 Rx 通道(通道)可以在锁定来自相应 Tx 的数据方面独立运行。 因此、您可以将一个四通道 PHY 的两个通道连接到一个 JESD IP、将两个通道连接到另一个 JESD IP。 但是、IP 也具有初始化序列、这会导致其在 PHY 中复位逻辑、因此、如果一个链路在另一个链路工作时断开、 然后重新初始化已禁用的链路、当 IP 启动时、它可能会重置同时馈送另一个链路的 PLL。

总之、您可能有几种方法可供选择、但在仿真中验证行为非常重要、以确保一个链路的行为不会影响另一个链路。

此致、

阿迈德