[参考译文] ADS54J64：仅为部分转换器断电

JH、

这可能会起作用、但 FPGA 必须配置不同的 LMFS 设置、因为四个通道中的三个通道上没有数据。 由于固件支持有限、我们无法验证这一点。 为什么您只使用此四通道器件中的一个 ADC？  

此致、

Jim  

您好、Jim、

感谢您的回复。

在上一个答案中、您说 FPGA 必须配置不同的 LMFS 设置、因为四个通道中的三个通道上没有数据。 如果是、是否应更改 ADS 的 LMFS 值、以便客户的设置正常工作？

如果在 Mode1设置中将只有 LMFS 更改为4211、是否会出现问题？

请告诉我们有关 LMFS 设置的更多信息、以便能够正常接收 CHA 数据。

此致、

JH

JH、

ADC 设置为使用4841的 LMFS 设置运行。 如果在模式0或模式1中使用此 ADC、这是唯一的选择。 由于通道 B、C 和 D 断电、因此四个串行器/解串器通道中的三个通道将没有数据。 因此、FPGA 必须使用1241的 LMFS 设置。 ADC 和 FPGA 使用的 K 值为16。

此致、

Jim

您好、Jim、

客户正在使用 TI-JESD204-IP 并对设置有疑问。

在 TI-JESD204-IP 中、即使在 K=32时也能正常工作。 是否有任何理由使用 K=16？

2.是否有建议的 SYSREF 速率？ 如果您有 SYSREF 速率指南、请提供。

在 IP 中、ADC_Rx_SYNC_n 输出为低电平有效。 由于 ADS54J64 SYNCb 处于高电平有效状态、我可以在信号反转后发送它吗？

ADS54J64为14位分辨率。 将 IP 的 ADC_Resolution 设置为14和16之间是否存在差异？

5. cc_sysref_out_p/n 是否是可用于从 IP 生成和输出 sysref 的信号？

谢谢、

JH

JH、

1.没有理由。 您用于 K 的值越低、延迟越短。 K=32可以使用。

2. SYSREF =数据速率/(K *N)、其中 N 是任何整数。

3. SYNCb 为低电平有效。 这就是名称中有"b"的原因。

4-5. 我正在与 IP 开发团队核实这一点。

此致、

Jim  

尊敬的 David：

感谢你的帮助。

客户对 TI JESD IP 还有其他问题。

1.是否可以查看以下 JESD_LINK_params.vh 以了解任何问题？

e2e.ti.com/.../jesd_5F00_link_5F00_params.zip

2. SYSREF 频率根据 N 值变化。是否有用作 SYSREF 的推荐频率范围？

3.当我关闭 ADS54J64的 CH B、C、D 并仅使用 CHA 时、我是否需要在 TI JESD204-IP 中设置一个通道？

   我是否可以将其设置为4个通道并在内部忽略3个不必要的通道？

使用 Xilinx Zynq FPGA 时、Xilinx JESD IP 和 TI JESD204-IP 之间是否存在差异？

此致、

JH

尊敬的 David：

如果您对客户咨询有任何更新、请分享。

谢谢、

JH