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器件型号：ADS5294 大家好、
我使用 ADS5294 (自己的 FMC 板)并根据使用时序图
图4. 扩大了1线 LVDS 时序图(14位)
数据表。
我的 FPGA 项目基于 Xilinx FPGA XC7K350T 的专用解串器 ISERDESE2。
信号帧时钟、位时钟和输出数据在 FPGA 内没有内部可调延迟。
ADC 的时钟源在 FMC 板上安装的 AD9512上实现。
Fsample = FIN/2、因此 Fsample 的占空比= 50%。
ADC 在外部时钟 Fsample = 45...50MHz 时工作稳定。
程序在该范围的 Fsample 内提供斜坡测试的稳定结果
并提供低于45MHz 和高于50MHz 的误差。
我设置 PHASE_DDR 的所有可用值(图58。 LCLK 的相位可编程模式)、
即、我将值0x00、0x20、0x40、0x60设置到寄存器0x42中、并给出完全相同的结果。
它的缝合效果很奇怪。
请解释一下，PHASE_DDR 的值为何不影响 ADC 的运行？
谢谢、
此致、
维克托
