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[参考译文] ADS7066EVM-PDK:ADS7066EVM-PDK 串行时钟速率

Guru**** 2515105 points
Other Parts Discussed in Thread: ADS7066

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1189289/ads7066evm-pdk-ads7066evm-pdk-serial-clock-rate

器件型号:ADS7066EVM-PDK
主题中讨论的其他器件:ADS7066

您好!

我有关于 ADS7066的问题。
我连接了该 ADC 的评估板、当我希望最大采样率为250kSPS 时、SCLK 不能低于60MHz。
我需要将 SPI 接口与光隔离器隔离、因此 SCLK 信号的最大频率限制为25MHz。
我的问题是、为什么每个样本需要240个时钟周期?
我可以为应用使用较慢的 SCLK 吗?
在哪里可以看到250kSPS 下的最小 SCLK?

非常感谢、

Roee Kimchi

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    Roee、

    下面是时钟时序要求的说明。  EVM 使用32个时钟输出数据、但只需要24个时钟、因此可以以稍低的时钟速率运行。  但是、对于250kHz 的采样率、您将无法使用25MHz SCLK 信号。  导致要求更高时钟速率的主要因素是、您必须在转换周期内将 CS 保持为高电平。  最大转换周期指定为3200ns、因此您需要在该时间段内保持 CS 高电平。  这仅为数据计时留出800ns。  我要说、采样率的微小变化将在设置时钟频率方面提供相当大的灵活性。  例如、如果将采样率降低到200kHz、则可以使用1800ns 来计时数据(1/200kHz - 3200ns = 1800ns)。  假设为24.5个时钟、您可以使用13.6MHz 的时钟频率。  此外、这将使采集周期更长(1800ns)、从而使趋稳更容易(这有助于降低出现趋稳问题的可能性)。  下面是最小时钟速率计算的详细信息。  此外、我还展示了 EVM 使用更高时钟速率的原因(主要是因为 EVM 使用32个时钟、而不是最小24个时钟)。  我希望这对您有所帮助。

    以下是基于24个数据时钟的时钟要求:

    1. Tconv (max)= 3200ns、请参见下图
    2. Cs 在 Tconv 期间为高电平。
    3. Tconv 是转换采样保持输出所需的时间。 这是由内部振荡器设置的、最坏情况下的时间可长达3200ns。  在定义器件时序时、您必须假设情况最差。
    4. 所有计时都必须在转动 Tacq 时完成。
    5. Tacq = 1/SAMPLING_RATE–Tconv = 1/250kHz–3200ns = 800ns
    6. 5个用于读取数据的时钟。 800ns/(24.5)=32.6ns/clock。  注意:时钟数实际上是24、但我添加了0.5个时钟、以便上升沿不会与 CS 发生冲突。
    7. 1/32.6ns = 30.6MHz 最小时钟速率

    EVM 使用32个时钟进行数据传输。  以下是针对 EVM 软件的相同计算。

    1. Tconv (max)= 3200ns、但 EVM 对 Tconv (CS 高电平时间)使用3352ns
    2. 将采样频率设置为250kHz 可提供4.008us 的周期(249.5kHz 采样率)
    3. Tacq = 1/SAMPLING_RATE–Tconv = 1/250.5kHz–3352ns = 640ns
    4. 5个用于读取数据的时钟。 800ns/(32.5)= 19.7ns/clock = 32.6ns/clock。  注意:时钟数实际上是32、但我添加了0.5个时钟、以便上升沿不会与 CS 发生冲突。
    5. 1/19.7ns = 50.7MHz 最小时钟速率。 此 EVM 使用60MHz (请注意16个时钟脉冲组之间的间隙以及时钟前后的间隙。

    此致、

    Art Kay

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    非常感谢您的详细和乐于助人的回应!

    这对您有很大帮助!