Other Parts Discussed in Thread: ADS1256
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器件型号：ADS1256 您好、PADC 团队
当输入频率为7.88MHz 时、单个数据读取周期需要多长时间？
单个数据读取周期代表：
DAC 数据就绪(DRDY Lo) →从 SPI 唤醒信号并发送 RDATA 命令→读取转换数据 →DAC 数据就绪(DRDY Lo)
此致
黄大卫、您好！
请注意、SCLK 周期是相对于 fCLK (最小值)或 Fdata (最大值)的。 因此、如果您使用的是7.88MHz fCLK、您可以使用的最快 SCLK 频率为 fCLK / 4 = 7.88/ 4 = 1.97MHz。 因此、您不能使用3MHz 的频率。 我已从数据表中复制此信息、如下所示。
ADC 是否会在任何时候或在任何情况下切换 DRDY？ 您是否在 DOUT 上看到过任何活动？ 如果您在 DRDY 或 DOUT 上未看到任何内容、则可能意味着 ADC 未正确通电、或未正确应用 CLK 信号。
一个非常简单的测试是为 ADC 供电、应用 CLK 信号、然后将 SYNC 引脚置于高电平。 此时、您应该会看到 DRDY 以大约默认数据速率(30kSPS)进行切换。 请注意、您无需 SCLK 或任何命令即可使其正常工作。 如果在这些条件下看不到 DRDY 切换、则说明存在电源或 CLK 问题。
布莱恩
