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[参考译文] ADS54J60EVM:采用 ADS54J60、Xilinx VC707板和 TI JESD204B Verilog 的确定性延迟设计参考设计

Guru**** 633105 points
Other Parts Discussed in Thread: ADS54J60, ADS54J60EVM, DAC39J84
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1199991/ads54j60evm-deterministic-latency-design-with-ads54j60-xilinx-vc707-board-and-ti-jesd204b-verilog-reference-design

器件型号:ADS54J60EVM
主题中讨论的其他器件:ADS54J60DAC39J84

您好!  

我正在使用 ADS54J60板、VC707板和基于 TI 提供的 JESD204B 参考设计的 Verilog 代码进行确定性延迟设计。  

我可以从 ADC 获取采样波形、但无法获得确定性延迟。

在 FPGA 端、我按照 TI JESD204B 参考设计文档中描述的所有步骤操作、并相应地修改我的 Verilog 代码。 但仍然无法实现确定性延迟(我向 ADC 发送脉冲并检查从发送到 FPGA 接收的延迟、此总体延迟有很大差异)。

我认为该错误位于 ADS54J60侧。 您能否为我提供一个具有确定性延迟的 ADS54J60 EVM 板示例配置文件、以便我可以将其上传到该板并进行测试?

谢谢、

马琳  

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    mA、

    如果使用 TI ADS54J60EVM、请尝试使用这两个文件。 这会将 ADC 设置为使用 LMFS = 8224、K = 16 和983.04MHz 的采样率。

    此致、

    Jim

    e2e.ti.com/.../4857.ADS54J60_5F00_LMF_5F00_8224.cfge2e.ti.com/.../6758.LMK_5F00_Config_5F00_Onboard_5F00_983p04_5F00_MSPS.cfg

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    您好、Jim、

    谢谢! 这两个文件是否会确保 ADC-JESD-FPGA 信号路径的确定性延迟?

    我们可以获得采样信号、但无法实现确定性延迟。 测试设置如下所述:我们在 FPGA 上生成脉冲、通过 JESD204B 将该数字脉冲发送到 TI DAC39J84、DAC 生成模拟脉冲、然后将该脉冲定向到 ADS54J60、然后 ADC 量化该脉冲并通过 JESD204B 将其发送回 FPGA、 然后、在 FPGA 上、我们计算过长信号传播延迟。 此延迟数未固定。  

    在 FPGA 端、我们也使用 TI 提供的 JESD204B 参考设计。

    除了 ADC 配置文件、我还应该检查其他地方以获得确定性延迟还是恒定信号传播延迟?

    再次感谢您在这方面的出色帮助。

    谢谢、

    LIN

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    LIN、

    将 ADS554J60设置为使用子类1模式时、如果所有其他参数都正确、则输出应始终是确定性的。 您是否曾尝试在 TI JESD204C IP 中为 RBD 使用其他值? 您可能还需要尝试使用较大的 K 值

    此致、

    Jim