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器件型号：ADS54J60EVM 主题中讨论的其他器件：ADS54J60、 DAC39J84
您好！
我正在使用 ADS54J60板、VC707板和基于 TI 提供的 JESD204B 参考设计的 Verilog 代码进行确定性延迟设计。
我可以从 ADC 获取采样波形、但无法获得确定性延迟。
在 FPGA 端、我按照 TI JESD204B 参考设计文档中描述的所有步骤操作、并相应地修改我的 Verilog 代码。 但仍然无法实现确定性延迟(我向 ADC 发送脉冲并检查从发送到 FPGA 接收的延迟、此总体延迟有很大差异)。
我认为该错误位于 ADS54J60侧。 您能否为我提供一个具有确定性延迟的 ADS54J60 EVM 板示例配置文件、以便我可以将其上传到该板并进行测试？
谢谢、
马琳
