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[参考译文] DAC38RF82:DAC38RF82

Guru**** 633810 points
Other Parts Discussed in Thread: DAC38J82, DAC38RF82
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https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1190439/dac38rf82-dac38rf82

器件型号:DAC38RF82
主题中讨论的其他器件: DAC38J82

你(们)好。

这是 上一个线程的后续操作。 刚刚再次回到这个项目、并尝试了150MSps 配置、但它不起作用。  

我们当前的 FPGA -> DAC 以 250MSPS 符号速率运行、FPGA JESD204 4通道的线路速率为10Gbps。  串行器/解串器速率为2.5Gbps。 JESD 格式为42111。 interp=8x。 DACCLKP/N 引脚时钟频率为250MHz、SYSREF 脉冲频率为7.8125Mhz。  

我提出 了我们有效的250MSPS DAC 寄存器设置、尝试进行比较、并有几个问题。 (VCO =8.9Ghz、速率="00"(满))

1) 1)数据表中的表3。 通道速率与串行器/解串器 PLL 输出频率列线路速率之间的关系、这是总吞吐量(10Gbps)还是串行器/解串器速率(2.5Gbps)? 我假设它应该是总吞吐量。 串行器/解串器 PLL 时钟为2.5GHz。

2) 2)图28。 串行器/解串器 PLL 的参考时钟。 什么是串行器/解串器 PLL REFCLK? 根据我们在 SRDS_CLK_CFG 中的设置,串行器/解串器 PLL REFCLK 应为 8.9Ghz/4 = 2.225Ghz。 但是、根据表4中 MPY 为 x14的值、串行器/解串器 PLL 参考时钟应为2.5GHz/5=500MHz。

请参阅随附的 DAC 寄存器设置电子表格。  

非常感谢!

 

e2e.ti.com/.../DAC38RF82_5F00_Config.xlsx

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    用户、

    您从 DAC38RR82发送了一个配置文件、但在帖子上方会调用 DAC38J82。 随附的是 DAC38J82的配置文件、其中包含您的设置。 请尝试一下。

    串行器/解串器 PLL 的运行频率为3GHz、MPY 设置为20、PLL 参考时钟频率为150MHz。 请参阅随附的文档以了解有关此内容的更多信息。

    采样率为150Msps 时、串行器/解串器速率将为1500Mbps。  您可以使用的最大 SYSREF 为7.5MHz。 我在此设置中使用了0.9375M。  

    SYSREF =数据速率/(K * N)、其中 N 是任何整数。

    此致、

    Jim

    e2e.ti.com/.../5621.DAC38J84-Clock_2C00_-PLL-and-SERDES-Configuration.docx

    e2e.ti.com/.../Fs_5F00_150_5F00_LMF_5F00_421.cfg

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    谢谢。  

    我们系统中的 DAC 器件是 DAC38RF82。 很抱歉造成混淆。  

    我是否需要重新发布并更改器件型号?

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    我刚刚将线程标题更改为 DAC38RF82。 无需重新开机自检。  

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    非常感谢!

    请回答我的问题1和2吗? 我们需要将符号速率调整为200MSPS 或 170MSps。 了解如何重新配置这些寄存器将会很有帮助。  

    最棒的!

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    您的内插因子是什么? DAC 输入时钟是150MHz 还是这是 DAC 所需的数据速率?

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    内插因子为8倍。

    在电流设置为250MSPS 时 、引脚上的 DACCLK p/n 为250MHz。 我正在尝试了解我们的寄存器设置是如何根据数据表进行的。 请参阅我的问题1和2。 然后、我们需要将符号速率更改为200MSPS (DACCLK p/n 200MHz)和166Msps (DACCLK p/n 166MHz)

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    复杂或真实输入数据?

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    FPGA 中的 JESD TX 向 DAC 发送复杂 IQ

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    此器件可运行的最小串行器/解串器速率为781.25Mbps。 要使用8x 内插实现这一设置、需要使用625MHz 的采样时钟。 附加了此配置。 如果您使用6倍插值、则可以将采样时钟降低到大约470MHz。 您不能低于此值。

    此致、

    Jim

    e2e.ti.com/.../4211_5F00_Fs_5F00_625Msps_5F00_8x_5F00_int.cfg

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    感谢你的帮助。 但是  、该文件的配置是什么?  

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    原因在我们的配置中、速率为"00"满(0x43E 0x0909)、您的速率设置为1/8

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    请参阅随附的说明此配置文件使用内容的文档。  

    e2e.ti.com/.../DAC38RF82_5F00_Fs_5F00_625_5F00_421.pptx

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    您好、Jim、

    非常感谢您在这里的时间和帮助。 让我在此再次澄清我的问题。

    我们有 一个工作系统、其中 DAC 寄存器设置作为我的附加电子表格

    • FPGA -> DAC 以 250MSample /秒的符号速率运行(在具有8PSK 的 QMR 上验证)、4条通道的 FPGA JESD204线路速率为10Gbps。  串行器/解串器速率为2.5Gbps。  
    • JESD 格式为42111。 interp=8x。
    • DACCLKP/N 引脚时钟频率为250MHz、SYSREF 脉冲频率为7.8125Mhz。

    通过将我们的扩展表中的寄存器与 DAC38RF82数据表进行比较。 我对 数据表的线速率(表3)和 MPY (表4)以及图28中的串行器/解串器 PLL REFCLK 计算感到困惑(请参阅顶部的文章)。 原因我们的寄存器设置与数据表指示的设置不匹配、它在系统中工作正常。

    我们将需要将符号速率从250Msample/s 调整为200Msample/s 和166Msample/s 因此、我需要首先了解我们的电流设置是如何工作的、然后从那里进行调整。 我们的 EVM 无法正常工作、因此我无法运行 GUI。  

    最棒的!

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    这有点令人困惑、因为通道速率只是串行器/解串器速率的另一个术语、您有两个不同的值。

    您是否使用 DAC 内部 PLL 来生成更快的 DACCLK? 使用250MHz 的 DACCLK 无法获得2.5Gbps 的串行器/解串器速率。 要使用8x 内插获得2.5Gbps 的串行器/解串器速率、DACCLK 必须是2GHz。  

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    是的、我们将 DAC 内部 PLL 用于8.9Ghz 的高 VCO。 输入引脚上的250MHz 是内部 DAC PLL 的参考时钟。

    在 FPGA JESD TX 端、它配置为8通道(L=8)、线速率为10Gbps (这应该是总吞吐量)。 因此 、通道速率(串行器/解串器速率)应为10/8=1.25Gbps、而不是2.5Gbps。 对吗? 但 在 DAC 侧、寄存器设置、对于 mutli-duc1和 multi-duc2、L = 4、这也是令人困惑的。

    然后根据数据表图28。 SERDES PLL REFCLK = DACCLK/分频器值。 由于我们的 DACCLK 为8.9Ghz、分频器为4、因此 SERDES PLL REFCLK 为2.25Ghz??? 但是、如果我根据表3 (速率= 00)和表4 (MPY = 5x)进行计算、则 SERDES PLL 参考时钟为500MHz。  

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    如果 VCO 频率为8.9GHz、则需要将 DAC PLL M 分频器设置为89、并将 N 分频器设置为10。 这需要 FPGA 数据速率= 8.9Gsps / 8 = 1.1125Msps、这需要11.125Gbps 的串行器/解串器速率。 显然、您没有正确执行某项操作。

    正如我提到过的、如果您需要 FPGA 数据速率为250MSPS、采用8x 内插并使用4条通道、则 DACCLK 必须为2GHz、内部 VCO 无法以这种速度运行。 DACCLK 没有内部分频器。 无论 VCO 设置为什么、这都是使用的 DACCLK 频率。 只有使用这些设置时、才能为 DACCLK 输入引脚提供外部2GHz 时钟。    

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     这是我尝试理解的地方。  正如我提到过的、我们的系统在使用该设置时工作正常。 但是、与数据表相比、这毫无意义、如果不了解该现有设置的工作原理、很难更改符号速率。

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    对于250Msymbol/s、每个符号为2位、因此其500Mbps。  

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    在您的旧文章中、您使用的是 DAC38J82。 现在您使用的是 DAC38RF82。 这些部件不同。 您使用的是使用现有设置的哪一部分? 这些设置是什么?

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    我们一直在使用 DAC38RF82。 旧帖子中的器件型号错误。 抱歉

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    按照上一帖子中的请求发送工作参数和配置文件。

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    e2e.ti.com/.../1538.DAC38RF82_5F00_Config.xlsx 我没有 DAC 的 GUI 配置文件、因为我从其他人那里接管了这个项目。  

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    您好、Jim、

    我将深入探究 FPGA 调制器。 对于250Msymbol/s、有4个样本/符号、因此基带数据速率应为1000Msample/s

    因此串行器/解串器速率= 1.25*(M/L)*基带数据速率* N = 12.5Gbps

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    根据我的判断、您的工作设置如下:

    DACCLK 输入= 250MHz

    DAC PLL VCO1 = 8GHz

    FPGA 的 DAC 输入数据速率= 1Gsps

    LMF = 421

    MPY = 5

    串行器/解串器速率= 10Gbps (不确定从何处获取12.5Gbps)

    如果是这种情况、您遇到了哪些新值的问题?

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    现在、我们需要将 FPGA 的 DAC 输入数据速率更改为800Msps、将串行器/解串器速率更改为8Gbps。 这会如何更改 DAC 配置中的其他参数?

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    您只需将插值从8x 更改为10x 并将 SYSREF 设置为20MHz。 这就是所需的全部。

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    您是如何获得20MHz SYSREF 的。 对于10Gbps 串行器/解串器速率、当前 SYSREF 为7.125Mhz

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    我将 MULTIDUC_CFG1 (0x0A)从0x0410 (8x)更改为0x0510 (10x)。 将 LMK sysref 更改为20MHz。

    但它不起作用。 示波器上没有8PSK 星座。  

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    1.让系统像以前一样正常工作。 250MHz 参考时钟、8x int、LMF = 421、FPGA 数据速率= 1Gsps、等等...

    2.更改内插速率、调整 SYSREF、更改 FPGA 数据速率。

    3.进行 DAC JESD 内核复位。

    我的寄存器设置。

    此致、

    Jim

    e2e.ti.com/.../4211_5F00_Fs_5F00_8G_5F00_PLL_5F00_ref_5F00_250M_5F00_10x_5F00_int.cfg

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    SYSREF =数据速率/(K * N)、其中 N 是任何整数

    SYSREF = 800MHz /(20 * 2)= 20MHz。

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    你是对的。 我错过了这一变化。 使用新的内插因子、SerDes MPY 设置现在为4、而不是5。

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    哦、我们的 K 设置为32。 因此 SYSREF 可以是25MHz

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    我将 K 设置为32、将 SYSREF 设置为25MHz、然后链路就出现了。

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    为什么 clkjesd_div 因子是 div48、clk_jesdout_div 因子是 div80? 我的是 DIVS 16和 DIVS 64

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    DAC JESD 内核复位是否为硬复位? 或者您需要 执行以下步骤:

    1.将 JESD204B 内核置于复位页0:地址0x00:位[1:0]= 11b

    2. 同步 CDRV 和 JESD204B 阻止第1/2页:地址0x24:位[6:4]= 010b

    3.确保至少发生2个 SYSREF 上升沿以复位 CDRV

    4.页1/2:地址0x5C:位[2:0]= 011b

    5.确保至少发生2个 SYSREF 上升沿以复位 JESD

    6。 将 JESD 内核从复位页0:地址0x00:位[1:0]= 00b 中取出、确保至少发生2个 SYSREF 上升沿

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    实际上,clkjesd_div 是 div20而不是 div48 (0x5500是数据值)。 GUI 根据特定参数设置这些值。 我没有创建 GUI、因此我无法确切地告诉您它是如何确定值的、但我建议使用我的值。   

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    DAC JESD 内核复位是您提到的第1步到第6步。 硬复位只能在电源和时钟出现后执行一次。

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    是否有特殊的原因需要先使电流系统工作、然后再修改 DAC 和 LMK 等?

    是否可以直接使用新配置? 我试了一下,但它不起作用,想知道原因

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    它很有效!! 我得到了200MSymbol/s 8PSK 星座!!

    非常感谢 Jim!!  

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     您好、Jim、

    再次感谢您帮助我使200MSymbol/s 在我们的系统中正常工作。

    我们的应用要求 DAC 符号速率不超过178Msymbol/s、相当于选择最大 712Msps 的 FPGA 到 DAC 输入数据速率。

    我将 数据速率设置为700Msps 、得出175MSymbol/s、其中 SysRef = 3.125Mhz (k=32、n=7)、LMF=421、MPY=5、DACCLK 输入= 250MHz、 DAC PLL VCO1 = 8400Mhz、interp = 12x (请参阅随附的)

    但它不起作用。  

    棘手的是、FPGA 侧的 JESD 需要一个 REFCLK 、即 DAC 输入数据速率除以40、即700/40 = 175Mhz、但最接近 的 LMK0482  可以生成176.47 (3000/17)。 我想知道这是否使它不起作用。  

    e2e.ti.com/.../dac_5F00_175.cfg

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    是的、您需要为参考时钟提供175MHz。

    此设置将需要两个外部同步时钟源。 一个用于 DAC PLL (250MHz)、另一个用于 LMK (175MHz 或此频率的倍数、可分频至175MHz)。

    如果您将插值更改为10倍、DAC PLL VCO1更改为6000MHz、则可以使用相同的250MHz 参考时钟为具有 LMK 的 FPGA 创建150MHz 参考时钟。  

    这些是您的选择。  

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    谢谢 Jim。 在为 FPGA 选择150Mhz REFCLK 之前、我尝试尽可能接近178MS/s。  

    我还尝试将166.667Mhz REFCLK 连接到 FPGA、  这对于 LMK0482 (3000/18)应该是可以的。 然后、DAC 的数据速率为666.67Mbps、DAC VCO 8GHz、 插值为 12x。  诀窍部分是 DAC 的 Sysref、因为我只能使其尽可能接近666.67/(K*N)。  

    但 同样、它不起作用、SYNC 信号也不会出现。  

    因此、DAC 不允许任何非整数数据速率/Sysref/等 ?

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    我尝试将150Mhz REFCLK 连接到 FPGA、从而为 DAC 产生600MSPS 的数据速率。 VCO1为6000Mhz、内插10x、半速率。 SysRef = 6.25Mhz (600/(32*3))

    仍然无法正常工作。  

    我使用了与200MSPS 更改相同的步骤:

    1.使用600MSPS 位流和6.25MHz 的 SysRef 对 FPGA 进行编程、验证 DAC 在250Msymbol/s 的频率下工作

    2.将 DAC 设置更改为150Msymbol/s (请参见随附的)

    3.将 LMK 时钟从250更改为150Mhz

    4.复位 JESD。

    5.使能到 DAC 的输出。 没有得到任何输出。

    e2e.ti.com/.../dac_5F00_150.cfg

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    我可以使用附加的配置文件执行此操作。 确保您的 DAC PLL 已锁定。 此设置使用 DAC 的250MHz 参考时钟、K = 20、SYSREF = 7.5MHz、串行器/解串器= 6Gbps、FPGA 参考时钟= 150MHz。

    e2e.ti.com/.../421_5F00_DAC_5F00_PLL_5F00_6000_5F00_ref_5F00_250M.cfg 

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    谢谢 Jim。 我将尝试您的配置。 如何检查 DAC PLL 是否已锁定?

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    验证地址0x05的位0是否为0。 在读取前、向该位写入"0"以将其清零。

    验证地址0x06的位7:5为011、100或101 (3、4或5)。   

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    这些都经过验证。 但在 JESD 复位后、SYNC 信号仍然未生效。

    我使用了 sysref 6.25Mhz、因为 K=32是我们的系统。  

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    我将 ILA 置入并且 SYNC 被置位、但是 SYSREF 会全部混乱。  

    我首先设置 LMK sysref =6.25Mhz、DACCLK = 250MHz、FPGA clk=250MHz、原始设置(10Gbps)、然后验证具有8PSK 星座的 DAC。

    然后、我将 DAC 设置更改为6Gbps;然后在 LMK 中将 FPGA clk 更改为150Mhz (0x128 - 0x12F);复位 JESD。  

    sysref 设置为连续。  

    更改 FPGA clk (0x128-0x12F)后是否需要重置 sysref?

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    如果 FPGA CLK 持续运行、则在更改它后无需复位 SYSREF。 在您的波形中、DAC SYSREF 看起来不像正常的方波。 为什么有短脉冲? 这不正确。 是否可以尝试使用 K = 20来使链路运行? 之后、您可以重点将其更改为32。