[参考译文] ADC12DJ3200QML-SP：采样时钟相位噪声要求

尊敬的 Louis：

我假设您需要满足相位噪声要求才能实现 ADC12DJ3200的数据表性能？

如果是、ADC 将使用的计划采样率和模拟输入频带是多少。

此致、

Rob

尊敬的 Rob：  

考虑到 ADC 采样时钟不仅用于 ADC 操作、而且用于 JESD 发送器、可接受的采样时钟相位噪声必须受到限制。 我们现在需要把所有这些都钉下来、这样我们就不会在道路上遇到麻烦了。   

我们的应用: 我们 在 ADC 波形中寻找窄脉冲

采样率= 5Gsps (单通道模式、交错 A/B ADC)

模拟输入100kHz 至300MHz

JESD 通道速率：10Gbps

谢谢

路易

尊敬的 Louis：

请参阅随附的、这可能对您的分析有所帮助。 我插入了相对于3200 sp DS SNR 数字的数字。

如您所见、在性能下降之前、抖动会变得相当高。

由于您的模拟频带不是那么高、这确实很有帮助。

此致、

Rob

e2e.ti.com/.../SNR2Jitter_5F00_Curves.xls

尊敬的 Rob：  

什么是 ADC"采样时钟"相位噪声限制、超过这些限制、JESD 输出通道就会超出规格？  很 奇怪、 ADC 数据表并未说明这一点。  

谢谢  

尊敬的 Louis：

很抱歉耽误你的时间。  

关于上一篇文章中的串行器/解串器要求问题、通常情况下、体面 ADC 性能所需的抖动是几十 fs、而串行器/解串器要求以 ps 为单位、因此输入时钟的贡献与良好的 ADC 性能一致、不会显著影响串行器/解串器的运行。

此致、

Rob

尊敬的 Rob：  

尽管 SERDES 的需求如何、您仍然可以通过任何方法 在几个频率下提供相位噪声限制？ 带宽上实际的 ps 抖动？ SERDES PLL 不关心超出 PLL 带宽的基准时钟抖动是否正确？  

谢谢