[参考译文] ADS1292：数据读取方法(并行连接)

您好！

我会尽量在5/3左右回复你。

谢谢

尊敬的 Cafain：

为延迟道歉。

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对于"并联连接"、您能解释一下吗？ 是否与数据表第30页类似？ 或别的什么东西？

内容为"以500sps 的速率读取数据时读取意外数据。"  问题是否仅发生在数据速率为500sps 的情况下？ 您是否尝试过125SPS 或更高的采样率？

对于"图34" 好、现在我看到了它；级联。 是否确保/CS 来自主器件/主机的不同引脚？ 并且不会同时拉低两个电平？

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在继续之前、

您的 SCLK 频率或周期是多少？

您是否单独或独立地使用每个 ADS1292进行了测试

1.是否可以正确读写和回读寄存器设置？

2.内部测试信号?  

如果没有、您能否完成 上述操作、并确保每个单独的工作首先以所需的数据速率独立工作？

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"Dveice0 CLK 设置 CLKSEL PIN =高电平、CONFIG2.CLK_EN 位= 1"正常、用户内部 CLK 并将内部 CLK 输出到 CLK 引脚。

"将 Dveice1 CLK 设置为 CLKSEL PIN =低电平、CONFIG2.CLK_EN 位= x"正常、使用器件0的外部 CLK、与 CLK 输出无关。

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SCLK 要求如第11页的第6.6节所示、该节取决于所提供的 DVDD。 介于15.015MHz (66.6ns)至20MHz (50ns)之间、具体取决于 DVDD。 此外、还请注意"tSDECODE 命令解码时间4 tCLKs"

您对第49页的哪一部分不了解？  8.5.2.10发送多字节命令基本而言、器件在字节之间需要一些等待时间(4* tCLK)-"发送多字节命令时、4 tCLK 周期必须将一个字节(或操作码)的末尾与下一个字节分开。"

"

当 SCLK 为16MHz 时( 快速 )、一个字节可在500ns 内传输。 该 µs 传输时间不符合 tSDECODE 规格；因此、必须插入一个延迟、以便第二个字节的末尾在7.3125 μ s 后到达。

µs SCLK 为1MHz (慢速且不支持)、则在8 μ s 内传输一个字节。 由于该传输时间超过了 tSDECODE 规格、因此处理器可以无延迟地发送后续字节。

"

因此、在 SCLK 行的图54和图55中、您可以看到操作码1和操作码2与 REG 数据和 REG 数据+ 1之间始终存在一些差距。  

无论如何、我们的想法是让 SCLK 在每个字节后再次上升之前至少等待4个 tclk。

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我认为以这种方式设置 CLK 不存在问题。 一种检查方法是使用高速示波器探测和监测两个 CLK 引脚、以确保 CLK 信号在频率(周期)和幅度上相对一致。

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按照图34所示的方式连接 START 引脚和 CLK 引脚之后、/DRDY 和其中一个器件的1/DRDY 引脚便足以作为两个器件数据就绪的指示器/中断。 请注意、采用这种方式时、/CS 不能同时拉低；因此、两个器件的 DOUT 不应同时输出。  不是并联。  

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我不明白 Q4和表达式。 您能解释一下吗？

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每个设备的/CS 都应独立于每个设备的主设备/主机。   

/CSS 无法同时拉低；一次只能拉低一个、不会重叠；因此、两个器件的 DOUT 不应同时输出。  不是并联。  

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谢谢