[参考译文] ADS52J90：TI204 IP Rx 数据输出

您好、Manuel：

感谢您的联系。  

由于多个请求、我无法 查看这一个。 请允许我详细了解 TI JESD IP、并告诉您如何知道可以采取哪些措施。

据我所知、我认为它仅给出单个通道数据。 两对彼此相关的 ADC 通道是什么意思？ 我无法回答您的问题的这一部分。 您能解释一下吗？ 此外、如果有任何图像、请分享。

谢谢。此致、

Abhishek

您好、Manuel：

您能否分享更多有关您的设置的信息？ 下面是几个问题：

1.速度是多少? 您是否使用16通道模式？

2. num_adc_per_lane =？ (它相当于40x、80x 和160x 的串行化)

3.您使用的是 DEMOD 吗? 如果是、抽取因子、压缩因子等设置是什么？

4.您能否尝试使用设备的内部测试模式进行数据采集,看看捕获的数据是否合理。

5.您的 ILA 中与 CH4_I_SAMPLES [0]等类似的不同数据行是什么？

在我看来、我认为这个问题可能与器件的配置有关。

谢谢。此致、

Abhishek  

你好，Abhishek
您可以在下面找到您问题的答案编号。

1.进一步了解
  ADC 参数：
  速度= 1.562Gbps
  FPGA GTX 时钟= 156.25MHz
  FPGA/ADC SysREF = 4.8828125MHz
  ADC 时钟= 39.0625MHz
  FPGA 时钟= 156.25MHz
  模式= 16通道模式

  JESD 参数：
  L = 8
  M = 16
  S = 1
  f = 4

2.每通道 ADC 数= 2

3.解调：
  我不会使用 Demod 节点、但我不知道哪个寄存器属于它。 因此、它可能已打开、但我不想使用它！
  您能否向我发送 DEMOD 寄存器、因为在数据表中这些寄存器缺失。

4.测试模式
  我使用了斜坡测试模式、对于所有通道而言、这种模式看起来都正常：

5.配置：
  CML_1 = ADC1和 ADC2
  CML_2 = ADC3和 ADC4
  CML_3 = ADC5和 ADC6
  CML_4 = ADC7和 ADC8
  CML_5 = ADC9和 ADC10
  CML_6 = ADC11和 ADC12
  CML_7 = ADC13和 ADC14
  CML_8 = ADC15和 ADC16

  在中用 ILA 测量：
  ADC1 = CH3_I_SAMPLES [0]和 CH3_I_SAMPLES [2]
  ADC1 = CH3_I_SAMPLES [0]和 CH3_I_SAMPLES [2]
  ADC1 = CH3_I_SAMPLES [0]和 CH3_I_SAMPLES [2]
  ADC1 = CH3_I_SAMPLES [0]和 CH3_I_SAMPLES [2]
  ADC1 = CH3_I_SAMPLES [0]和 CH3_I_SAMPLES [2]
  ADC1 = CH3_I_SAMPLES [0]和 CH3_I_SAMPLES [2]
  ADC1 = CH3_I_SAMPLES [0]和 CH3_I_SAMPLES [2]

最后、这里是 ADS52J92 EVB 配置文件：

e2e.ti.com/.../ADS52J90_5F00_16ch_5F00_SINE_5F00_8L_5F00_16x_5F00_14b_5F00_GBLCLKDIV1_5F00_FSDIV4_5F00_SYSREFDIV32_5F00_20x_5F00_TI204_5F00_ip.cfg

您好、Manuel：

感谢您分享所需的信息。  

让我来看看并了解这个问题、然后与您联系。

谢谢。此致、

Abhishek

尊敬的 Abhishek：

您的状态如何。 您能估计我何时得到答案吗？  

因为如果我不能很快解决该问题、我必须再寻找另一个 ADC。

非常感谢

曼努埃尔

您好！

同一通道上的 ADC 值仍然存在问题、如前所述。 还在等待答案？

今天、我要测量同步串行器/解串器输出、信号始终为低电平。 因此、我想问您如何将 TI204 IP 设置为子类1？  

您好、Manuel：

很抱歉、由于紧急情况、我不能入住。

我看了看你们分享的数据。 我对您分享的数据有一些疑问：

1.  1.进一步了解
  ADC 参数：
  速度= 1.562Gbps = 39.0625 x 16位 x 2通道 x 10位/8位 = FS x 40 (40倍串行化)；设备执行40倍  串行化

  FPGA GTX 时钟= 156.25MHz (为什么设置此频率？) FPGA 中的反串行化是否以10倍的速度发生？
  FPGA/ADC SysREF = 4.8828125MHz -请检查这是否确实是正确的频率。
  ADC 时钟= 39.0625MHz
  FPGA 时钟= 156.25MHz -请检查此项
  模式= 16通道模式

我认为您应该首先检查您的时钟方案。 从您共享的配置文件中、我想您正在时钟分频器模式下使用 LMK04826、其中的分频因数为1表示 FPGA_GTX clock、4表示 ADC_clk、1表示 FPGA_clk。 但是、在原始配置文件中、我认为它有所不同。 即 1表示 FPGA_GTX 时钟、2表示 ADC_clk、4表示 FPGA_clk

接下来

3. DEMOD：要禁用 DEMOD、请写入 Reg3[0]- EN_DEMOD = 0；我可以向您共享 DEMOD 寄存器映射。 请在 abhishek.vishwa27@ti.com 上单独给我发送一封关于同一主题的电子邮件

4.斜坡模式:斜坡模式看起来不正确,它始终是向上斜坡,当它达到全值时,它重置并重新开始。 此外、我认为它不是14位斜坡模式、因为它的重复性非常快。

顺便说一下、您是使用客户的 EVM & TSW14J56采集解决方案、还是使用另一个 FPGA 构建您自己的采集解决方案？

如果您使用的是客户 EVM、您能否共享时钟连接、此外、如果可能、您能否使用示波器查看时钟输出并检查它们是否正确。

谢谢。此致、

Abhishek

您好、Manuel：

JESD 设置看起来没有问题。 只需确保 将寄存器115中的 ENABLE_JESD_VER_CONTROL 位设置为1。 此外、确保在写入 JESD 寄存器时在 Reg3中正确写入 JESD_WR_SEL。

谢谢。此致、

Abhishek

Hy Abhishek,

非常感谢您的回答。

1.对于我尝试的参数、尽量与您提供的示例设计接近。 40倍串行化是芯片的一个问题、还是我必须考虑这一点？

FPGA GTX 时钟为156.25MHz、因为我使用与 FPGA 时钟相同的时钟。 关于选择 GTX 时钟、我需要知道什么吗？ 如何最终在 FPGA 上实现10倍的反串行化？

我将回顾我的时钟方案、我只是不确定用于 GTX 时钟的频率、以及它与其他频率的关系如何。

3.我会给大家发一封关于 DEMOD 寄存器规格的邮件.

4.感谢提示。 现在我知道输出有误、我 可以再次开始使用测试图形进行验证

5.不、我不使用 TSW14J56、因为它已过时。 我正在使用 Xilinx 的 ZCU102。 我使用示波器验证了时钟输出、可能再次这样做很值得。

谢谢、此致 Manuel

尊敬的 Abhishek：

我正在尝试使用 JESD204B 子类1、那么为什么必须将 ENABLE_JESD_VER_CONTROL 置  1呢？ TI204 IP 是否不支持子类1？

您好、Manuel：

是的、您说得对、默认情况下该器件将位于子类1 JESD204B 中。 我刚才提到如果您需要更改、请确保设置  ENABLE_JESD_VER_CONTROL。 就这些。

感谢您确认您不使用 TSW。 但是、您有 ADS52J90的客户 EVM、对吗？

您能否告知哪个输入时钟将进入 LMK04826器件？ 它是40MHz 振荡器、还是来自外部连接器？ 由于配置文件要在时钟分频器模式下配置 LMK、我假设您必须在 SMA 连接器上提供外部时钟。 我对吗？

关于 FPGA GTX 时钟 ：

正如我所解释的、由于设备以1.562Gbps 的通道速率发送数据、因此设备要做到这一点、就要以40倍的速率有效地进行串行化。 它将生成 FS x 40的时钟。 因此、在本例中、它为：39.0625 x 40 MHz = 1.562 GHz。

同样在 FPGA 端、FPGA 以1.562 Gbps 的速率接收串行数据、然后必须进行反串行化、我通常已经看到 FPGA 使用固定的40倍反串行化(  您能否确认这一点 )。 因此、到 FPGA 的 GTX 时钟应该与 ADC CLK 一样(仅当 FPGA 内部的反串行化为40倍时)。  

否则、您必须相应地缩放 GTX 时钟以匹配器件端和 FPGA 端的通道速率

例如、在4通道模式下：

FS x 4通道 x 16位 x 10b/8b = FS x 80 --> 80x 串行化

假设 FPGA 反串行化因子是40倍。

然后、为了与车道匹配、您具有：

Fs x 80 = Fgtx x 40

因此、Fgtx (FPGA_GTX CLK)将= 2 x fs

希望这对您有所帮助。

谢谢。此致、

Abhishek

Hy Abhishek,

可以、对于 ADS52J90、我正在使用您的 EVM ADS52J90EVM。

我意识到我使用了错误的 SYSREF 时钟、因为它不是 LMFC 时钟的倍数。 因此、我将 SYSREF 分频器从32更改为40。 您可以在附件中找到新的配置文件。

e2e.ti.com/.../6685.ADS52J90_5F00_16ch_5F00_SINE_5F00_8L_5F00_16x_5F00_14b_5F00_GBLCLKDIV1_5F00_FSDIV4_5F00_SYSREFDIV32_5F00_20x_5F00_TI204_5F00_ip.cfg

不幸的是、对于新的 SYSREF、我也遇到了旧问题。

时钟连接方式如下图所示、具有156.25MHz 的外部输入时钟源：

对于 FPGA GTX 时钟、我找不到任何解串化选项。 正如您接下来看到的那样、我只需要设置参考时钟和通道速率：

您好、Manuel：

时钟方案看起来不错。

关于 JESD 收发器 IP 的配置、让我与我的团队中的某个人确认一下正确的配置。

明天会回来与您联系。

谢谢。此致、

Abhishek

Hy Abihishek,

我在看着从您的知识产权得到的结果。 我认为数据的映射可能是错误的。 您能否在第56页的表24中向我发送一些更详细的信息、作为您的数据表？  

此致、

曼努埃尔

Hy Abihishek,

我启用了扰码功能并随后调整了数据映射、如下所示：

现在通道正常运行！

您能否解释一下在未使用的通道(ch3_I_SAMPLE [0][15：0]和 ch3_I_SAMPLE [3][15： 0])上将生成什么信号？ 这些伪影是由 A 解调造成的吗？

您好、Manuel：

我假设解调器关闭。 因此不可能有任何伪影。  

未使用的通道是什么意思？ 所有 CML 通道上的所有通道数据都正常吗？ 如果没有为 ADC 通道提供输入、您只能看到噪声。 但从数据中、我可以看到振幅很高？ 这可能归因于二进制补码。

此外、您还可以在各个通道上尝试内部测试图形、例如恒定图形、斜坡等、以关联正确映射。

谢谢。此致、

Abhishek

Hy Abhishek,

一个通道来自 IP 的64位输出流、如下所示：

现在、在通道 ch3_I_SAMPLES [1]和  ch3_I_SAMPLES [3]上、我从 ADC 获得了正弦波信号。 在另外两个数组 ch3_I_SAMPLES [0]和 ch3_I_SAMPLES [2]上，我获得了噪声 数据：

那么、我指的是这些通道未使用的通道。  

此致、

曼努埃尔

您好、Manuel：

我认为您应该将 IP 重新配置为每个通道2个 ADC。 因此、数据宽度应为32位而不是64位。  

当前查看您的数据、似乎 FPGA 需要来自4个 ADC 通道的数据。

谢谢。此致、
Abhishek

尊敬的 Abhishek：
那么、在哪里可以指定 IP、使每个通道仅有2个 ADC？

除此之外、我注意到我只能达到时钟方案应达到的采样率的一半。 这可能也与每个通道2个 ADC 的问题有关。

谢谢。此致、

曼努埃尔

您好、Manuel：

我已经与内部 TI JESD IP 专家分享了您的案例。  

他将指导我正确配置 IP。 一旦我听到他的反馈,我会让你知道你需要做什么预期的改变。

谢谢。此致、
Abhishek

有新闻吗？

您好、Manuel：

下面是我收到的反馈。

"

线速率1.5625Gbps 的计算似乎准确无误。 收发器的参考时钟可以是来自下拉链路的任何频率(因为收发器中的 PLL 会将其缩放到线速率)。

如果您选择64的解串化宽度、每个时钟周期(在 Rx_sys_clock 端)将为19.53125MHz、并且 IP 将为每个 ADC 生成2个样本/周期。 如果反序列化减少到32位、您将需要修改 JESD IP 的一些参数以使其正常工作(我想我最初是为64位宽度生成它的)。

"

您能否将反串行化宽度更改为32位并检查数据是否正确传入。  

谢谢。此致、

Abhishek

尊敬的 Abhishek：  

我已经尝试将宽度从64位减少到32位、遗憾的是没有 成功。 然后我将通道数量从8减少为4、因为最后我不得不进行4通道操作。 对于4通道操作、我想64位宽度应该可以、对吧？

但在获知相关信息之前、4通道运行不起作用。