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[参考译文] DAC37J84EVM：PLL2 SYSREF 零延迟- PLL2不&#39；t 锁定

admin
Guru**** 1821780 points
Other Parts Discussed in Thread: DAC37J84EVM, LMK04828
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1208356/dac37j84evm-pll2-sysref-zero-delay---pll2-doesn-t-lock

器件型号：DAC37J84EVM
主题中讨论的其他器件： LMK04828

e2e.ti.com/.../123.cfg

大家好！

我使用 DAC37J84EVM 板、外部参考 OSCin。 我进行了用户指南(随附图片)中提到的修改。

我将使用外部基准3MHz 2Vpp。
仅限 PLL2、通过反馈多路复用器提供 SYSREF 反馈的零延迟。
SYSREF 分频器= 800。 预期 VCO0频率= 3MHz * 800 = 2400MHz。

当我加载配置时、通常 PLL2不会锁定。 仅当我将 SYSREF 分频器更改为920 (有时为812)时才会锁定、但 VCO0频率变得高于数据表中提到的最大值(3MHz * 920 = 2760MHz)。

为什么不使用 SYSREF 分频器锁定= 800？
从 DAC3XJ8X GUI 附加我的配置。

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    TI__Guru**** 1821780 points
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    Artem.

    请发送 GUI 屏幕截图。 使用配置文件来尝试和确定设置需要花费很长时间。

    此致、

    吉姆

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    TI__Guru**** 1821780 points
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    您好、Jim

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    TI__Guru**** 1821780 points
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    Artem,

    我也有这方面的问题。 我已将此帖子转发给了我们负责 LMK 器件的时钟团队。

    此致、

    吉姆

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    TI__Guru**** 1821780 points
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    您好、Jim、
    有什么新闻适合我吗？

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    TI__Guru**** 1821780 points
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    Artem,

    此问题是针对时钟团队的、我将此帖子移至该团队。 我将通知他们进行研究。

    此致、

    吉姆

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    TI__Guru**** 1821780 points
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    尊敬的 Artem：

    上面的 LMK04828配置文件似乎没有写入所有寄存器、并且 PLL2_N_CAL 寄存器不包含正确的 PLL2_N 值、该值用于零延迟模式下的校准。

    在 PLL2_N_CAL 中进行更改后、PLL2将在 OSCin 处锁定3MHz 基准。

    下面是用于设置 FYR 的更新寄存器。

    e2e.ti.com/.../DAC37J84EVM_5F00_LMK04828_5F00_ZDM_5F00_e2e.txt

    在 OSCin 引脚上将外部单端正弦波信号馈送为3MHz 时、应施加振幅更大的信号以满足输入转换率要求。

    下图显示了正弦波输入频率范围内可接受的输入范围。

    谢谢！

    此致、

    阿杰特·帕尔

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    TI__Guru**** 1821780 points
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    尊敬的 Ajeet：
    感谢您的回答。

    DAC38J84EVM：J25 - LMK SPI -数据转换器论坛-数据转换器- TI E2E 支持论坛

    根据此主题、使用外部 LMK SPI 连接器来写入 LMK 并不容易-我需要更改 CPLD 代码。
    您能否创建一个适用于 DAC3Xj8X GUI 的适当.cfg 文件、或者提出 将这些寄存器写入 DAC37J84EVM 板上的 LMK 的解决方案。

    谢谢

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    TI__Guru**** 1821780 points
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    Artem,

    使用 DAC38JxxEVM GUI 中的"Low Level View"选项卡将您的当前设置保存到文件中。 然后使用此文件并使用 Ajeet 提供的新值编辑 LMK 部分。 然后、您可以使用低级视图选项卡加载此新的更新文件、该文件随后将对 LMK 和 DAC 进行编程。

    此致、

    吉姆

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    TI__Guru**** 1821780 points
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    尊敬的 Artem：

    您可以使用附加的 Excel 将 LMK04828 TICS Pro 生成的十六进制配置转换为 DAC38JxxEVM GUI 使用的配置文件。

     e2e.ti.com/.../LMK04828_5F00_TICSPro_5F00_to_5F00_DAC38JxxEVMGUI_5F00_Conversion.xlsx

    希望这将对您有所帮助。

    谢谢！

    此致、

    阿杰特·帕尔

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    TI__Guru**** 1821780 points
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    您好，Ajeet，感谢文件。

    我在使用 DAC3XJ8XGUI 时仍然有问题。
    当我加载我的配置时、它会将其他内容写入寄存器。

    是否有直接写入 LMK SPI 的简单方法？

    e2e.ti.com/.../LMK_5F00_SYSREF_5F00_3M_5F00_0delay.cfg

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    尊敬的 Artem：

    DAC GUI 似乎需要在寄存器和数据写入之间留出空间、早期的 Excel 会 在这两者之间提供选项卡。

    此处是更新的转换表 FYR。

    e2e.ti.com/.../LMK04828_5F00_TICSPro_5F00_to_5F00_DAC38JxxEVMGUI_5F00_Conversion_5F00_updated.xlsx 

    谢谢！

    此致、

    阿杰特·帕尔

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    尊敬的 Ajeet：
    我仍然得到同样的情况、PLL2没有锁定、但现在 N Cal Divider 在加载后显示正确的值400 (得出总除法为800、预分频器= 2)。

    也许我会对双 PLL 试试

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    尊敬的 Artem：

    我可能怀疑外部基准(3MHz)输入电源。 在这个极低的频率下、对于外部正弦波输入、它需要具有更高的振幅。 您可以尝试在15-20dBm 输入功率下进行验证。

    总是也尝试使用双 PLL 模式。 但在3MHz 输入下运行时、这也需要更高的基准振幅。

    谢谢！

    此致、

    阿杰特·帕尔  

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    尊敬的 Ajeet：

    感谢你的帮助。 看起来我成功地在以下条件下锁住了 PLL2：
    对于外部参考3MHz 和 SYSREF 3MHz：用于稳定 PLL2锁的最小正弦波外部参考 Vpp = 1.6Vpp；
    对于外部参考6MHz 和 SYSREF 6MHz：用于稳定 PLL2锁的最小正弦波外部参考 Vpp = 1.0Vpp。

    重要提示：它仅在启用参考时钟后加载配置时锁定。

    下面是工作配置和波形。

    e2e.ti.com/.../2816.LMK_5F00_SYSREF_5F00_3M_5F00_0delay.cfg

    e2e.ti.com/.../LMK_5F00_SYSREF_5F00_6M_5F00_0delay.cfg

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    TI__Guru**** 1821780 points
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    我还发现、配置结束时有 LMK 时钟同步、同时从"快速入门"中按"Program LMK04828和 DAC3XJ8X"、尽管"Save Config"没有保存配置。

    以下是连续 SYSREF 的同步：

    e2e.ti.com/.../SYNC.cfg

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    TI__Guru**** 1821780 points
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    尊敬的 Artem：

    感谢您在测试过程中分享您的发现、并且很高兴 PLL 锁定问题得到解决。

    关于 LMK 时钟同步操作、有多种同步选项、您在前面已经提到过其中之一。

    但是、也可以通过在校准期间设置 SYNC_PLL2_DLD 位"1"和 SYNC_DISx 位"0"实现内部同步。 一旦 PLL2被锁定、它就会生成内部同步、复位 DCLK 分频器并生成同相时钟输出。

    谢谢！

    此致、

    阿杰特·帕尔