[参考译文] ADC3643：ADC364x：CLK 输入的共模范围

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器件型号：ADC3643

时钟输入规格的典型输入共模电压为0.9、但不是最小值或最大值 CLK 输入的共模电压的范围是多少？例如、I DC 能否从差分信号大于250mV 但共模电压为1.25V 的 LVDS 信号耦合 CLK 信号？

0 admin 2 年多前

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尊敬的 Ben：

您的应用是否需要直流耦合？如果使用差动输入、您可以对信号进行交流耦合、而无需担心 VCM 电平。

此致、Amy

0 admin 2 年多前

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现在还不清楚。首选直流耦合、但如果无法对该器件执行直流耦合、我们将了解是否可以进行交流耦合。

0 admin 2 年多前

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尊敬的 Ben：

这听起来不错。我正在与我们的设计团队联系以了解 CLK 输入 VCM 的范围、并且应该能够在明天提供响应的情况下给您回复。

此致、Amy

0 admin 2 年多前

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尊敬的 Ben：

讨论完这个设计之后、没有一种好的方法可以将 ADC 的器件时钟连接到 LVDS 信号。我强烈建议在您打算使用的 LVDS 驱动器和 ADC 之间使用两个直流阻断电容器。我还建议在 ADC 处或其附近使用外部100 Ω 差动终端。信号链如下所示：

LVDS 驱动器-差分走线- 100 Ω 差分端-直流阻断电容器- ADC 时钟引脚。

此致、

Rob

0 admin 2 年多前

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明白了。谢谢你。

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