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Other Parts Discussed in Thread: ADS131M08
https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1204773/ads131m08-response-and-crc-read-in-adc
您好！
我使用 Verilog HDL 将 ADS131M08连接到 FPGA。
1.如果禁用,我可以放弃读取 CRC 吗?
2.在菊花链中，是否可以丢弃第二个 ADC 的响应和 CRC 读取？
谢谢
Prakash
尊敬的 Prakash：
是的、您可以在 DOUT 上的转换数据之后放弃读取输出的 CRC。 (实际上不能在 DOUT 上禁用 CRC。 您只能使用 RX_CRC_EN 位禁用 DIN 上的 CRC。)
遗憾的是、ADS131M08不支持菊花链运行。 但通过对每个器件使用专用的 CSn 信号、可以在同一 SPI 总线上运行多个 ADS131M08。
此致、 Joachim Wuerker
尊敬的 Joachim：
感谢您的答复。
如果我在输出禁用 CRC 的情况下尝试在读取所有8个通道后发送 SCLK 脉冲、因此我必须将对命令的响应读取为第一个字帧。 请多多指教。
我希望在输出上禁用 CRC、因为它在我的设计中不使用。
同意。 我将为其余的 ADC 共享同一个 SPI 和专用/CS。 但是、由于/DRDY 连接到第一个 ADC、是否会出现任何读取问题、并且由于禁用了 CRC、是否也不会读取 CRC？
如前所述、您无法在 ADS131M08上的 DOUT 上禁用 CRC 传输。 RX_CRC_EN 位仅禁用 DIN 上的 CRC 校验。 不过、在所有八个转换结果数据随时钟输出后、可将 CSn 设置为高电平。 也就是说、您无需为 CRC 字设置时钟输出。 下一次将 CSn 置为低电平时、就会在第一个字中的 DOUT 上看到响应。
如果所有器件使用相同的时钟、为所有器件设置相同的数据速率、并同步所有器件的转换、则所有器件都将同时进行转换。 这意味着如果您在第一个器件上看到 DRDYn 信号、则所有其他器件上的转换也将就绪。
在 CRC 中注明。
实际上、我是在规划相同的、即在读取所有通道后不发送 SCLK。 但是、不确定 SCLK 置位后的下一帧将是什么。 现在你们已经清楚了这种怀疑。 我将按照您提到的方式进行规划。
是的、会通过将所有通道速率设置为相同的方式同步所有器件以读取第一个器件的串行 w.r.t /DRDY 中的所有通道。
好的。 听起来不错的 Prakash。
谢谢。 我的 PCB 尚不可以工作。 准备好后、我将开始处理它。 在此之前、请不要关闭该主题。
此致
当然可以。 感谢你的评分
