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[参考译文] DAC3174：DAC1和 DAC2类似物]#39；输出信号不同步

admin
Guru**** 1257150 points
Other Parts Discussed in Thread: DAC3174, CDCE62005
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1204622/dac3174-dac1-and-dac2-analogs-output-signals-out-of-sync

器件型号：DAC3174
主题中讨论的其他器件： CDCE62005

大家好、

我的客户遇到了问题：

DAC1和 DAC2类似物的输出信号不是同步的(具有同步双通道输出的单芯片)。 目前、FPGA 输入 DA1和 DA2的 DATACLK 和 DATA 信号均处于在 DAC 芯片引脚上测量的同步对齐状态。 同步1和同步2信号对齐(脉冲上升沿)、ALIGN1和 ALIGN2信号也对齐(脉冲上升沿)。 模拟输出中存在相位差。 数据表中关于如何使用对齐信号的说明并不十分清楚。 如果我想实现两个 DAC 的同步输出、我可以进行什么修改吗？
具体来说、DAC 采用默认寄存器状态模式、即正常双同步模式。 上电后、DAC 复位 、然后开始以默认模式工作。

我阅读了文档 https://www.ti.com/lit/an/slaa584/slaa584.pdf、但仍不知道 我是否想确保 DAC 模拟输出没有差异、我应该进行什么配置？ 您能为我提供参考文件吗？

您能 提供技术支持吗？

此致、

Katherine

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    TI__Guru**** 1257150 points
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    Katherine、

    本文中的器件型号适用于 DAC3174、但您所参考的文档适用于 DAC348x。 您遇到此问题的器件是哪一部分？

    此致、

    吉姆

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    TI__Guru**** 1257150 points
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    您好、Jim、

    根据 DAC3174手册、上电复位可以 把两个芯片置于  同步模式。

    young ytsau 说：
    您遇到问题的部件是什么？

    我将此问题发布给客户。 我会尽快询问他并与您联系。

    此致、

    Katherine

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    TI__Guru**** 1257150 points
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    您好、Jim、

    young ytsau 说：
    但是您引用的文档却引出了 DAC348x

    客户回复说文档是由 TI 的一位员工(我不知道确切是谁发送的)送给他的。 他说他也觉得奇怪,并问他应该参考哪一部分。 他检查了3174datahseet，其中没有任何信息，他可以检查参考。

    他抱怨说，自他 提出问题以来已经过去了4天，他的问题仍然有待解决。 他说， 如果没有解决办法，他会换一颗芯片。

    根据3174手册的要求、两个芯片在上电和复位后都可以同步 但在上电和复位后、没有同步。 他问如何解决它,并找到它。 他说，如果能够分别为他的问题提供具体的解决办法，他将不胜感激。

    此外、您能否分享任何供参考的文件、以便我将其发送给客户？

    此致、

    Katherine

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    TI__Guru**** 1257150 points
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    Katherine、

    DAC 之间有多大的相位差？ 如果它只是一个时钟周期、则可以使用寄存器0x03中的延迟设置来调整输入时序可能存在问题。

    如果相位差为多个时钟周期、则它们可以仅在一个器件上使用寄存器0x09来移动输出。

    它们必须在单总线模式下使用这两个器件、并且同步和对齐输入转换应在每个器件上的相同时钟周期发生。

    他们是否能够交换从 FPGA 发往两个 DAC 的数据以查看这是否会交换模拟输出的相位？   

    他们是否能够发送所使用的寄存器设置？

    此致、

    吉姆  

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    TI__Guru**** 1257150 points
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    您好、Jim、

    感谢您的答复。

    相位差是几个时钟周期、大约3个时钟周期。 它们都处于单总线模式。 SYNC 和对齐的上升沿在同一个时钟周期内。 SYNC 和 ALIGN 信号是否为周期信号。 IF 周期信号、即周期。 我使用 FPGA 提供 ALIGN、但 DAC3714 EVB 使用 CDCE62005提供 ALIGN、可以吗？

    祝你一切顺利。

    充值

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    TI__Guru**** 1257150 points
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    您好、Jim

    感谢您的答复、很高兴见到您

    相位差是几个时钟周期、大约3个时钟周期。 它们都处于单总线模式。 SYNC 和对齐的上升沿在同一个时钟周期内。 SYNC 和 ALIGN 信号是否为周期信号。 IF 周期信号、即周期。 我使用 FPGA 提供 ALIGN、但 DAC3714 EVB 使用 CDCE62005提供 ALIGN、可以吗？

    最棒的酒店

    充值

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    TI__Guru**** 1257150 points
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    Chi、

    我建议使用脉冲进行同步和对齐。 对齐脉冲周期必须与 DACCLK 相关、当发生脉冲时、读取指针始终出现在同一位置。 这应该以 DACCLK 为基准、就像在 TI EVM 上一样。 SYNC 应以 DATACLK 为基准。

    您是否尝试过交换进入两个 DAC 的数据？

    此致、

    吉姆  

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    TI__Guru**** 1257150 points
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    您好，，亲爱的 Jim，

    将同一数据源(正弦)发送到 FPGA μ，的两个不同 IOB、后者通过 PCB 布局布线连接到两个 DAC。 如果还需要在条件下进行交换测试、请告知我。

    此外、我发现对于采用相同配置的单个 DAC、每次上电后通道的延迟会不同、两者之间存在3个时钟周期的差异、 甚至是指针冲突。这可以从 CONFIG5寄存器中看到。我不知道这是否正常，或者它是否能够提供一些定位信息。

    下图显示了发送到 DAC 和读取信息的寄存器列表。 例如、当我尝试在设置后回读时、寄存器5会在某个时刻报告指针冲突。 这可能与这个问题有关。

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    TI__Guru**** 1257150 points
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    更详细地说， 上电时序是 "TX DISABLE-->PULL DOWN RESET-->WRITE REGISTER-->OUTPUT SYNC AND ALIGN SIGNAL"。  我尝试连续加电几次、通过寄存器5读回不同指针、得到路径的不同延时时间。 DAC 路径的延迟似乎不是一个固定的延迟？  延时时间是固定的吗？

    充值

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    TI__Guru**** 1257150 points
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    Chi、

    我设置 TI EVM 并使用进入 DAC 的500MHz 采样时钟和进入两个通道的45MHz 测试音来监控两个通道的输出。 将电源和时钟应用到 EVM 后、我发出硬复位、然后将附加的配置文件加载到 DAC。 重新发送测试图形的几个周期后、输出始终对齐。 从测试图形的复位到复位、最大延迟是6ns、即3个时钟周期。 我对此器件的历史不多、设计师不再属于我们的团队、因此我不知道这是否符合预期。 我还会在每次下电上电时获得 conf 0x05的不同值。 我将会深入研究这一点、看看能找出什么。

    此致、

    吉姆  

    e2e.ti.com/.../7343.dac3174_5F00_reg.cfg

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    TI__Guru**** 1257150 points
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    您好、Jim：

    我提供一些信息以供参考。

    1)当对齐信号的时钟周期等于 DAC 时钟频率和1/8 DAC 时钟频率时，DAC 输出没有差异。

    2)根据手册信息、对齐信号的上升沿触发同步(相应的通道延迟也会发生变化)、而不是下降沿。 在实际测试中、我们发现下降沿触发了同步。

    3)根据手册信息、数字延迟为26个 DAC 时钟无抖动。 在实际测量中、约有3个时钟周期的抖动。

    谢谢  

    充值

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    TI__Guru**** 1257150 points
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    您好、，Jim 和 Katherine、

    我期待您的答复。 Perphap 你可以给相同的建议或一些尝试的行动。

    谢谢

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    TI__Guru**** 1257150 points
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    Chi、

    是否可以使用单个触发脉冲来执行以下操作：

    1.开始使用 FPGA 传输数据。

    2.用作同步并将输入对齐到 DAC。

    3.用于触发示波器。  

    4.与数据 CLK 同步。  

    如果可以、请尝试此测试。

    您的 DATACLK 是否与 DACCLK 同步？

    我们目前没有适用于图形发生器硬件的固件支持、并且当前固件无法向 DAC EVM 提供校准输入。

    是否尝试过使用 IOTEST 模式进行测试？

    此致、

    吉姆