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[参考译文] ADS52J65:ADS52J65:哪些 JESD204B 信号需要长度匹配?

Guru**** 2378650 points
Other Parts Discussed in Thread: ADS52J65
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1202043/ads52j65-ads52j65-which-jesd204b-signals-require-length-matching

器件型号:ADS52J65

我知道以前有人提出过这个问题、但在阅读各种博客和 ADS52J65数据表时、我只想确认我对在特定设置中的布线长度匹配的理解是正确的、这与 ADS52J65数据表第124页、图158中的 JESD204B 示例相匹配。  

我将在我的设计中使用两个 ADS52J65 JESD204B ADC、一个 Xilinx US+ FGPA、其中我在子类1设置中使用了两个 GTH 组和一个时钟发生器器件、以便通过将 SYSREF 用作时序信号来实现确定性延迟。

问题1. : 我的理解是否正确,根据下面的系统图,需要布线长度匹配:

------------------
 两个 ADC 之间的 ADC_SYSREF 到 DEV_CLK 信号。
- FPGA_SYSREF 至 FPGA REFCLK1/2信号 但是 不要求将 FPGA 信号与 ADC 信号匹配。
- TX_TRIG 适用于 ADC1和 ADC2。
- ADC1和 ADC2的同步 但是 无需将 TX_TRIG 与 SYNC 信号匹配。  
------------------


问题2.
:ADS52J65数据表第132页说明了 CML 输出的以下情况:  

- CML 线迹需要100欧姆差分的受控阻抗。  必须尽可能匹配不同线路的布线、以最大程度地减小通道间延迟。 但是、 与 LVDS 接口相比、线迹长度匹配对 JESD 接口不太重要。

 CML 输出的布线长度匹配方面、"尽可能"是否存在实际限制?


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    尊敬的 Peter:  

    您对 Q1的理解是正确的。 只是一个次要注释,如果使用子类1,则可能不需要同步线路上的长度匹配。 但是、如果您的 PCB 布局能够负担得起、则最好匹配这些线。 这可能有助于在 SYSREF 线路不起作用时在将来的调试/变通办法中解决问题、然后可以切换到子类2。  

    FPGA 上的 JESD IP 可以处理 CML 通道偏斜。 它可以处理的最大通道偏斜取决于 FPGA 中可用的弹性缓冲器大小。 但是、这样做的代价是延迟增加。 我在这里找到了 FPGA 供应商的一篇文章- https://www.intel.com/content/www/us/en/docs/programmable/723907/22-1-1-0-0/programmable-rbd-offset.html 、可能会有所帮助。  

    这取决于您的布局和总体延迟要求。 如果您的布局可以在 CML 线路之间提供良好的长度匹配(+/-50mil 范围内)、那么您可以实现低延迟 JESD 链路。  

    谢谢。

    Karthik

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    感谢 Karthik、

    这有助于澄清我们的用例、我认为我拥有所需的所有信息、而且我很高兴看到我的理解是 正确的  

    此致、

    彼得

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    Karthik、您好、

    我还有一个问题、希望我可以在下面的主题中提出这个问题:

    ADS52J65数据表第132页在第132节说明了以下内容 10.1布局准则
    ------------------
    下面列出了与高速接口布局相关的一些布局指南:
    •差分对的正极和负极布线长度必须在各自的2mil 范围内匹配
    其他。
    •每个差分对长度必须在其他差分对的10mil 范围内匹配。
    ------------------

    该指南涉及差分模拟输入、差分 CML 输出或差分  SYSREF_P/N 和 CLK_P/N 信号、还是所有信号?


    此致!  

    彼得

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    尊敬的 Peter:

    与您的问题相对应、请查找我的评论:

     差分对的正负布线长度必须在各2mil 以内
    其他。
     每个差分对长度必须在其他差分对的10mil 范围内匹配。

    模拟输入 :低频信号(通常为 MHz)->第1点应遵循。 无需遵循第2点。  

    CML 通道 应该遵循第1点。 第2点不是必需的。

    SYSREF/SYNC/CLK -第1点和第2点都应遵循

    LVDS DOUT/DCLK/FCLK -  点1和点2都应遵循  

    但是、如果空间和布局允许、遵循1和2不会造成伤害   

    谢谢。此致、

    Abhishek