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器件型号：ADS52J65 我知道以前有人提出过这个问题、但在阅读各种博客和 ADS52J65数据表时、我只想确认我对在特定设置中的布线长度匹配的理解是正确的、这与 ADS52J65数据表第124页、图158中的 JESD204B 示例相匹配。
我将在我的设计中使用两个 ADS52J65 JESD204B ADC、一个 Xilinx US+ FGPA、其中我在子类1设置中使用了两个 GTH 组和一个时钟发生器器件、以便通过将 SYSREF 用作时序信号来实现确定性延迟。
问题1. ： 我的理解是否正确，根据下面的系统图，需要布线长度匹配：
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两个 ADC 之间的 ADC_SYSREF 到 DEV_CLK 信号。
- FPGA_SYSREF 至 FPGA REFCLK1/2信号 但是 不要求将 FPGA 信号与 ADC 信号匹配。
- TX_TRIG 适用于 ADC1和 ADC2。
- ADC1和 ADC2的同步 但是 无需将 TX_TRIG 与 SYNC 信号匹配。
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问题2. ：ADS52J65数据表第132页说明了 CML 输出的以下情况：
- CML 线迹需要100欧姆差分的受控阻抗。 必须尽可能匹配不同线路的布线、以最大程度地减小通道间延迟。 但是、 与 LVDS 接口相比、线迹长度匹配对 JESD 接口不太重要。
在 CML 输出的布线长度匹配方面、"尽可能"是否存在实际限制？
