[参考译文] TI-JESD204-IP：Vivado 中的环回设计仿真

尊敬的 Etienne：

在签出团队后,我发现以下编辑是必需的,以使用顶层文件作为测试台。 您能否确认您已在您的项目中遵循了这些内容？

您将能够使用顶层文件参考设计(TI_204C_IP_ref)作为测试台。 请按照以下步骤操作：

• 文件编辑：
  • 将 DAC_LANE_TxP/n 信号连接到 ADC_LANE_RXP/n (环回数据)
  • 将 cc_sysref_out_p/n 信号连接到 sysref_p/n 信号(环回内部生成的 SYSREF)。 或者、您可以在 sysref_p/n 上强制设置您自己的 sysref 频率
  • 将 ADC_RX_SYNC_n 连接到 DAC_TX_SYNC_n (如果您使用8b/10b 模式)。
  • 断开参考设计中 VIO 模块的以下输出、以便可以直接强制它们：
    • MASTER_RESET_n
    • RX_SYNC_RESET_VIO (成为 JESD IP 的 RX_SYNC_RESET)
    • TX_SYNC_RESET_VIO (成为 JESD IP 的 TX_SYNC_RESET)
• 仿真步骤
  • 在 REFCLK_p/n 端口上强制设置156.25MHz 的时钟(收发器的参考时钟)
  • 在 sys_clk_p/n 端口上强制使用156.25Mhz 的时钟(参考设计中适用于 PLL 的参考时钟)
  • 强制 MASTER_RESET_n 设置为‘0'、TX_SYNC_RESET_VIO 和 RX_SYNC_RESET_VIO 设置为‘1"
  • 运行100ns
  • 强制 MASTER_RESET_n 设置为‘1"
  • 运行几个‘、直到您看到 QPLL0锁定信号转换为"1"(表示收发器 PLL 已锁定)
  • 强制 TX_SYNC_RESET_VIO 设置为‘0'。 这将启动 JESD IP 的 Tx 部分
  • 稍等一下
  • 强制 Rx_SYNC_RESET_VIO 设置为‘0'。 这将启动 Rx 部分并锁定到 Tx 上。
• 现在、您应该能够监控 IP 的 Rx_LANE_DATA 和 TX_LANE_DATA 信号、以查看相同的值正在环回
  • 您还可以检查 refdesign_Rx 和 refdesign_tx 子模块中的样本值