主题中讨论的其他器件:ADC08DJ3200
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我目前正在尝试使 JESD204C-IP 可以在 Xilinx 的 Artix 7 FPGA 上工作(AC701评估模块和 terasic 环回卡)。 我能够使用我的评估卡进行所需的更改来创建示例设计。 执行和会议时间相当困难,但我能够做到。 当我尝试在 Vivado 中模拟它时、问题就出现了。 我执行文档中编写的步骤、qpll 信号变为高电平、TX 模块开始工作并发送数据、但是 Rx 模块永远不会接收数据或者无法锁定数据。 testbench 只是一些环回的时钟和信号。 我在仿真中放置了打印屏幕、可以清楚地看到 Rx_LANE_DATA 永远不会改变。 我将项目更改为使用2通道(因为我的电路板上只有两个通道路由到 FMC 连接器)、并使用8位数据宽度、因为我想最后将 IP 与 ADC08DJ3200结合使用。
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Étienne μ A