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您好、团队成员:
我们的客户正在使用 ADS1292IRSMR 开发下一代系统。
在以下条件下采集数据时、有时无法采集通道数据。
显然、获得的值不正确。
・μ s 内部时钟(512kHz)
・μ s 采样周期(默认值为500SPS)
・连续读取数据模式关闭
・μ A 连续转换模式
・SCLK 2MHz
・START 引脚始终为高电平
・使用 RDATA 命令以与 DRDY 信号异步的时间采集数据。
经调查、我们发现、如果在使用 RDATA 命令采集数据时随时对 DRDY 置位、则数据采集失败。
由于数据表中的以下说明、我们认为对何时发送 RDATA 命令来获取数据没有限制、但我们错了吗?
[8.5.2.9 RDATA:读取数据]
使用 RDATA 命令读取数据时、读取操作可能与出现的下一个 DRDY 重叠、但不会导致数据损坏。
数据表中的以下说明也可用、但我想知道在 RDATA 用于读取数据连续模式停止时、tUPDTAE 是否存在。
[8.5.2.7 RDATAC:连续读取数据]
RDATAC 时序如图52所示。 如图52所示、在 DRDY 脉冲周围存在一个包含4个 t CLK 周期的禁止区域、该区域无法在中发出该命令。(tUPDTAE)
我们想知道对于何时发送 RDATA 命令以及禁止使用时长是否有任何限制。
它与图52中的 tUPDTAE 相同吗?
如果您能就该调查分享专家的建议/意见、我们将不胜感激。
此致、
小林市
您好!
我们处理此部件的应用工程师目前正在度假。 因此、我们的响应会有所延迟。
我将与其他团队成员进行核实、并在6月9日前得到回复。
谢谢。
卡尔蒂克
您好!
请查看
数据表页面
25~26
8.3.5.1 Sinc 滤波器级(sinx/x)
"在一个 START 信号的上升沿之后、滤波器需要 tSETTLE 时间来提供第一个数据输出。 SPI 接口部分的开始小节介绍了各种数据速率下的滤波器稳定时间。"
41 8.5.1.2串行时钟(SCLK)
44 8.5.1.10稳定时间
"建立时间(tSETTLE)是当 START 信号被拉为高电平时转换器输出完全稳定的数据所需的时间。"
图48. 稳定时间和 表13。 不同数据速率的建立时间
谢谢
您好、专家。
很抱歉这么晚才回复。
客户目前正在查看内容、并将再次与您联系。
此致、
小林市
您好
谢谢。
客户是否有评估套件/电路板(EVM)? 强烈建议客户获取 EVM 来帮助他们进行调试/故障排除。
谢谢