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器件型号：ADC32RF42 您好！
我有2个问题、第一个是与器件不完全相关的一般性问题、如果您能提供答案、我将不胜感激。 由于 sysref 频率远小于 FPGA 或 ADC32RF42的器件频率、因此我们为何关注设置和保持时间冲突？ 当 sysref 较高时、设备 clk 上升沿是否不会多次采样 sysref 信号(因为 sysref 信号比采样时钟慢得多)？
第二个问题与器件 ADC32RF42有关。 数据表的第46页、表14显示了在12位旁路模式下使用 ADC 时的数据对齐。 根据表14、似乎没有通过通道2和3发送数据。 是这样吗？ 如果是、我需要1.5G/s x (64/5) x (10/8)=24GB/s 的接口吗？ 由于只有2个通道处于活动状态(根据表14)我需要12Gb/s 的通道速率,这意味着我不能使用 kintex 7 FPGA。 我是对吗？ 你能给我一个机会吗?
