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[参考译文] ADC12DJ3200:FPGA 的接收内核不发送同步信号

Guru**** 1568665 points
Other Parts Discussed in Thread: ADC12DJ3200, LMK04828, ADC12DJ3200EVM, TSW14J57EVM
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https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1246068/adc12dj3200-the-receive-core-of-the-fpga-does-not-transmit-a-sync-signal

器件型号:ADC12DJ3200
主题中讨论的其他器件: LMK04828TSW14J57EVM

大家好、

ADC 模型为 ADC12DJ3200、PLL 为 LMK04828。

在脉冲模式下、ADC 采样率为5GSPS、采样时钟提供2.5GSPS、参考频率为3.90625MHz。

一次传输8个脉冲、该器件 clk 到 FPGA 的 JESD204B 接收内核的频率为250MHz、每个时钟都使用示波器和频谱表进行测量、频率和功率达到要求。 配置后、在发送 PLL_SYNC 信号后、不会向发送内核测量来自204B 接收内核的 SYNC 信号、从而导致无法建立204b 链路。  

您能帮助检查这个问题吗? 谢谢。

此致、

切里

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    您好、Cherry:

    1.您是否正在使用 ADC12DJ3200EVM 或定制 PCB?

    2.你在使用什么 JMODE?

    3.您使用的是 TSW14J57EVM 或自定义采集解决方案是什么采集解决方案?