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器件型号：ADC12DJ3200 主题中讨论的其他器件： LMK04828、 TSW14J57EVM
大家好、
ADC 模型为 ADC12DJ3200、PLL 为 LMK04828。
在脉冲模式下、ADC 采样率为5GSPS、采样时钟提供2.5GSPS、参考频率为3.90625MHz。
一次传输8个脉冲、该器件 clk 到 FPGA 的 JESD204B 接收内核的频率为250MHz、每个时钟都使用示波器和频谱表进行测量、频率和功率达到要求。 配置后、在发送 PLL_SYNC 信号后、不会向发送内核测量来自204B 接收内核的 SYNC 信号、从而导致无法建立204b 链路。
您能帮助检查这个问题吗？ 谢谢。
此致、
切里
