[参考译文] DAC39J84EVM：有关可实现的最大采样率及其与时钟的关系的查询

您好、Vaibhav、

1) DAC GUI 上提供的外部时钟频率(例如1GHz)和 DAC 数据输入速率字段与在外部时钟模式下运行时的情况相同？ 此外、是 DAC 数据输出速率字段、与 DAC 采样速率类似。 基本来说、我想知道 DAC 采样率和提供的外部时钟有何关联？ 通过一个简单的示例来了解这些内容可能会非常有用。  
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如果 DAC 在不使用任何内插的情况下运行、则外部时钟频率将与 DAC 输入数据速率匹配。 DAC 输入数据速率是指将样本馈入 DAC 的速度。 在 HSDC Pro 上、"数据速率"字段表示将馈入 DAC 的 FPGA 输出数据速率。 这些速度必须匹配、否则 FPGA 将尝试以与 DAC 预期不同的速率发送数据、并且无法建立链路。 DAC 采样率将与外部提供的时钟的采样率相匹配。 在某些器件中、例如 DAC38RF82、有一个内部 PLL、可用于以9GSPS 的速率对 DAC38RF82进行采样、而仅提供百分之一 MHz 的参考频率。 对于该 DAC39J84、外部时钟必须与 DAC 输出数据速率相匹配。

2)假设外部时钟与 DAC 采样率相关、由于最大串行器/解串器线速率限制和最大 DAC 输出速率限制、最大 DAC 数据输入速率或我们可以使用的时钟频率似乎是1.25 GSPS (或1.25 GHz)。 同样，此 DAC 的最大采样率为2.8 GSPS，使用这些设置可以实现的最大采样率看起来像是2.5 GSPS 的 DAC 数据输出速率(将内插2和串行器通道设置为8)(附有屏幕截图)。 这是我们能够达到的最大值、而不是2.8GSPS？ 如果是、我们如何实现规定的2.8 GSPS 采样率？

内插设置为2时、该 DAC 支持的最大采样率将为1250MSPS、否则串行器/解串器的运行速度对于该器件来说太快。 要实现更快的采样率、您必须使用更高的内插因子、这将与输入数据速率和带宽的降低直接相关。 这里有一些规则需要遵守。

   1.串行器/解串器速率必须有效(<12.5Gbps)
   2. DAC 采样率必须有效(<= 2.8GSPS)
   输入数据速率(DAC 输入数据速率= FPGA 输出数据速率)必须与 DAC 采样速率/内插因子匹配
   4.可用带宽与内插 FIR 滤波器的响应直接相关。 随着内插因子增加2^N、带宽将减小        系数 N。

在2.8GSPS 采样时实现最大带宽的一个示例是：4倍插值、700MSPS 输入数据速率(700MSPS * 4x 插值= 2800MSPS DAC 输出速率)、串行器/解串器将为7Gbps、带宽将为 Fs /(2 * 4)= 2800/8 = 350MHz IBW。

3)我想了解的另一点是 DAC 的带宽是 DAC 数据输出速率或采样率的一半的原因，以及它们有何关联(例如，如果我们使用1 GHz 的外部时钟， 因此、假设内插值为1、DAC 数据输入/输出速率为1GSPS。 然后、当我们在 HSDC Pro 软件中将数据速率输入为1GHz 时、我们会在 FFT 图(附有屏幕截图)中得到 DAC 的带宽为500 M ？  我是否需要更改某些设置以访问所提供的外部时钟的全带宽？

这都是采样定理。 为了保留信息、您必须遵循采样定理。 在本例中、采样率为1GSPS、奈奎斯特区域将为 fs/2 = 500MHz。 这通常称为瞬时带宽、即 IBW。 您无法实现大于奈奎斯特频率的带宽。 添加内插因子时、用零填充的输入数据以及生成的数据流会传递到由 FIR 滤波器组成的内插滤波器中。 该滤波器每进行2^N 次插值、就会将输出带宽减小另一个系数 N。 由于使用 FIR 滤波器的用例、内插会从本质上增加延迟。 内插还用于频率规划、以帮助将图像推出带外。

例如、不含插值时、1GSPS 操作的带宽为500MHz。 如果您进行2倍插值、则频率会降至250MHz。 如果内插4、则带宽降至125MHz、以此类推。

此致、Chase  

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