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器件型号：ADC34J24 主题中讨论的其他器件： TI-JESD204-IP、
您好专家。
我正在使用 TI-JESD204-IP 评估 ADC34J24EVM + Xilinx ZCU102 FPGA 板 。
ADC34J24中提供的最大"K"值是多少？
我认为 JESD204B 中的 TX K 和 RX K 值应该相同。
这意味着 ADC34J24寄存器31h 中的"K"值和 "JESD_LINK_PARAMS.VH"中的"RX_K_VAL"值应相同。
我希望 RX_K_VAL = 32。
在"TI_204C_IP_ENTITY.SV"文件中、有一项通信表明
// 8B/10B 协议相关参数
//表示接收器
//注意：F*K 的值必须等于或
// GT_RX_DATA_WIDTH 的整数倍数
参数 PARAM_RX_K = 32、
当我需要125Mhz 采样频率时、ADC34J24的 F 为2。
我想上面注释中的 GT_RX_DATA_WIDTH 与"JESD_LINK_PARAMS.VH"中的 RX_LANE_DATA_WIDTH 相同、
在本例中为64。 因此我得到 K=32。
但看起来 ADC34J24中的最大可用 K 为31。
我的理解是否正确？
如果是、是否需要更改 K=16和 RX_LANE_DATA_WIDTH =32？
谢谢你。
