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器件型号：ADC08100 大家好、我计划将 ADC08100与 FPGA 进行连接。 采样频率为100 MHz、我正在分析时序是否稳定且符合。
不过、查看数据表中的值后、我发现此器件很难使用。
在规范中、它指出、在上升沿之后、数据保持有效4.4ns、这意味着不能在下降沿读取数据。
它还表明、在上升沿之后、数据在8.5ns (最坏情况)后有效。
在10ns 周期内、这是否会为 FPGA 留下1.5ns 的窗口来读取数字线路？ 如果包含传播延迟、则证明是非常难以实现的。
