[参考译文] ADS1292：上拉电阻器使 START=Hi 时 RDATA 命令的数据采集故障问题

您好！

我的问题已经发送给您了吗？  如果是的话，请你今天(7/24)给我你的评论，因为已经过去5天了？  如果没有、E2E 论坛将于7月26日(星期三)开始维护、可否在明天安排？

此致、

川崎义和

您好！

该应用程序工程师出差,将在 7月28日回来与您.

您好！

请建议客户将其 PCBA 原理图与 EVM 原理图进行比较、看看是否有任何明显的误差-

https://www.ti.com/lit/ug/slau384a/slau384a.pdf?ts = 1690320407112&ref_url=https%253A%252F%252Fwww.ti.com%252Fproduct%252FADS1292

第49 ~ 56页。

请确保进行正确的重置。

和

客户是否能够成功读取 ID 寄存器？

数据表8.6.1.1 ID：ID 控制寄存器(出厂编程、只读)(地址= 00h)

bits[7：5] REV_ID[7：5]：修订版标识

位4读取高电平

位[3]读取低电平

bits[1：0] REV_ID[1：0]：修订版本标识

然后、读回寄存器设置？

---------------- 完成上述验证后，即可正常工作-------

查看客户是否可以设置如下所示的寄存器值-

它们应该能够看到两个通道中的两个测试信号(方波)：

谢谢

您好，ChienChun-San，

非常感谢您的建议。

我想我已经找到了问题的机制。  如果有道理、您能告诉我吗？

我的客户设置如下。

1.固定启动=高电平、上拉电阻。

2.通过 RDATA 命令读取数据。

3.使用/DRDY 进行异步读取。

4.收到错误数据时无/DRDY 信号。

5.转换前/后的数据不正确。

系统上的输入数据会发生变化、如果其系统发出 RDATA 命令、内部数字滤波器系数需要根据 RDATA 命令后的输入数据进行更改。  由于滤波器需要3个 TDR 才能稳定到数据表中所示的新值、/DRDY 在 RDATA 命令后消失、滤波器需要3个 TDR。  因此、当/DRDY 未置位时、您无法判断数据 将是什么、因为它因 错误的滤波器系数而未知/不确定。  它们需要等待 正确的数据 、直到 第4个/DRDY 置位。  我是对吗？

此致、

川崎义和

建议遵循 SPI 故障排除与调试说明
e2e.ti.com/.../2868427

然后尝试
8.5.1.12单次模式优先
在上述时序全部验证完毕后、转到
8.5.1.11连续模式
谢谢

您好，ChienChun-San，

再次感谢您提供建议。

它们在 AFE1上不存在  以8kSPS 的速率与/DRDY 同步读取数据的问题、但在 AFE2上会以500SPS 的速率异步读取数据的问题。  能否告诉我、我上一主题中显示的理解是否正确？

> 客户能否成功读取 ID 寄存器？

是的、他们可以读取数据、其中包括 ID 寄存器。

> 建议遵循 SPI 故障排除和调试说明

它们的运行基于数据表中显示的图44。  它们不使用 RDATAC 模式、但使用 RDATA。  他们的系统是 CPOL=0且 CPHA=1、因此对于 ADS1292来说应该是可以的。

此致、

川崎义和

您好！

从原理图中我不清楚它们是如何将两个 ADS1292连接到主机/主器件的。

从原理图中、  

AFE#1的 CLKSEL 被上拉至3V，因此使用了它自己的内部时钟振荡器

AFE#2的 CLKSEL 上拉至3V，因此  使用它自己的内部时钟振荡器

 不能保证每个处理器运行自己的时钟是同步的。 这是客户想要的吗？

两个 START 引脚都被上拉至3V、但主机/主器件是否完全同时控制 START？

主机/主设备需要决定是否同时将两个 START 信号/引脚上拉或拉低。

两个 DOUT 是否都指向主机/主器件的不同引脚、即 DOUT 从不触摸/共享？  如果是、则客户可以将每个 ADS 单独处理(&A)。

因此、可能无法保证两个器件完全同步、因为它们运行自己的内部 CLK、并且两个时钟可能偶尔会同步、也可能不会同步。

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我不太明白你所说的"3"是什么意思。 使用/DRDY 进行异步读取。"  您能解释更多吗？

您是说独立使用自己的/DRDY 从每个 AFE 读取数据吗？

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此外、对于这种情况、"在 AFE1上、它们  以8kSPS 的速率读取与/DRDY 同步的数据、不会出现任何问题、但在 AFE2上、它们以500SPS 的速率异步读取数据。"

您能解释一下、
与 AFE1上的/DRDY "同步"

和

它们进行"异步"操作的 AFE2  

也许请告诉我他们想要从每个 AFE 中读取的确切内容、而不是使用"同步"或"异步"、这将更容易理解。

----------------

如果它们要以两种不同的数据速率操作两个器件、则其主器件/主机可能需要不同地适应、因为多个时序取决于数据速率 TDR、尤其是/DRDY、仅举一些但并非全部示例-

图48. 趋稳时间

图49. 连续转换模式

和 8.5.1.2串行时钟(SCLK)

"SCLK 所需的最低速度取决于通道数、分辨率位数和输出数据速率。"

例如、如果 ADS1292R 用于500SPS 模式(双通道、24位分辨率)、则最小 SCLK 速度约为36kHz "

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因此、就目前而言、我的建议可能是、

由于他们已经能够  以 8kSPS 的正确速率从 AFE#1读取数据，因此请尝试以下操作：

1.尝试以 8kSPS 的速率从 AFE#2读取数据，这应该只需要很少或不需要更改代码。

2.尝试将 AFE#1设置/配置为500SPS，并使其主机/主设备能够以500SPS 的速率读取 AFE#1。

如果上述两项都能得到实施和验证、则他们将拥有代码和更多有关如何以500SPS 的速率准备 AFE#2的提示。

谢谢

您好、Chien Chiong-San：

非常感谢您的持续支持、很抱歉没有很快回复您。

>  不能保证每一个都运行自己的时钟同步。 这是客户想要的吗？

是的、他们知道这一点。

> 两个 START 引脚都被上拉至3V、但主机/主器件是否同时控制 START？

他们的系统不使用 START 引脚、因为这些引脚固定为高电平、正如您所知、并使用 RDATA 命令。

> 两个 DOUT 是否都指向主机/主站的不同定位点、即 DOUT 从不触摸/共享？  如果是、则客户可以将每个 ADS 单独处理(&A)。

实际上、它共享同一个引脚、但数据由 MCU 的 CS1信号控制、即 AFE#1数据或 AFE#2数据。

 > 因此、可能无法保证两个器件完全同步

它们有意异步控制 ADC。

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>我不太明白你所说的"3. 使用/DRDY 进行异步读取。"  您能解释更多吗？

>您的意思是独立使用自己的/DRDY 从每个 AFE 读取数据吗？

AFE#1使用/DRDY 并以8ksps 的速率同步读取数据，并且 AFE#1没有出现问题。  AFE#2不使用/DRDY 并异步读取数据，它会出现意外的数据问题。  AFE#2通过使用500sps 时钟每2ms 工作一次。  但是、他们的系统会发出 RDATA、但有时会收到错误的数据。

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> 您能解释一下您的意思是什么？
>与 AFE1上的/DRDY "同步"

>和

> AFE2"异步"操作  

其系统在读取数据时通过 AFE#1 (其原理图上的 DRDY 信号)监控/DRDY、但不通过 AFE#2 (其原理图上的 DRDY2信号)进行监控。

> 可能请告诉我,他们想要从每个 AFE 中读取的确切内容,而不是使用"同步"或"异步"将更容易理解。

MCU 监控 DRDY (/来自 AFE#1的 DRDY)

->当 DRDY=0时读取数据

MCY 不监测 DRDY2 (/DRDY 来自 AFE#2)

->读取数据。

>  1.尝试以 8kSPS 的速率从 AFE#2读取数据，这应该只需要很少或不需要更改代码。

> 2. 尝试将 AFE#1设置/配置为500SPS，并使其主机/主设备能够以500SPS 的速率读取 AFE#1。

更改采样频率不能解决问题。  我的意思是、这个问题不依赖于时钟频率。  无论时钟频率是多少、他们的系统在 AFE#2上都有问题。

他们希望在其系统可以或无法使用 RDATA 命令读取数据时获得计时图。  您是否有 可以向客户提供的此类产品？  如果您不希望这样做、您能检查一下我是否 创建了一个吗？

问题似乎是在他们的系统发出 RDATA 命令后发生的,所以我认为问题是简单的。  发出 RDATA 命令后、 内部滤波器需要3tDR 才能稳定、因此出现的问题就是 ADS1292的行为。  我是对吗？

此致、

川崎义和

您好！

我会在2017年8月左右或之前回到你的身边

您好！

ADS1292数据表 第11页和第45页、第48、49页提供了时序图/要求。

并且、之前的 POST 中提供了 SPI 定时故障排除 POST 链接。

谢谢

您好，ChienChun-San，

感谢您发送编修。  您能否查看随附的、并就随附的红色部分中显示的3个问题向我提供您的评论、以确认我的理解是否正确？

e2e.ti.com/.../ADS1292_5F00_RDATA_5F00_Timing.pptx

此致、

川崎义和

我可能会在8/22左右回复您

谢谢

您好！

1.

稳定时间或 tSETTLE 相关性如第44页的图48和表13所示、您必须根据 DR 和 tMOD 和 tCLK 和 CLK_DIV 设置检查计算结果和公式-

2.

要了解/DRDY 何时以及为何处于高电平、请检查以下条件：

a：一旦将 START 拉为高电平、DRDY 也会被拉为高电平。

b. DRDY 是输出。 当它转换为低电平时、新转换数据就绪。 CS 信号对
数据就绪信号。 DRDY 的行为取决于器件是处于 RDATAC 模式还是
RDATA 命令用于按需读取数据。

c. DRDY 输出用作状态信号、以指示数据何时就绪。 当新数据可用时、DRDY 变为低电平。

D. DRDY 在 SCLK 下降沿被拉至高电平。 请注意、DRDY 会在第一个选项中
SCLK 下降沿、而与 CS 的状态无关、并且与是否从
或通过 DIN 引脚发送命令。

e. DRDY 会在第一个 SCLK 下降沿返回高电平。

图46显示了数据检索期间 DRDY、DOUT 和 SCLK 之间的关系(对于
ADS1291、ADS1292、和 ADS1292R 的选择数据速率、可提供24位分辨率)。 DOUT 被锁存
SCLK 上升沿触发。 DRDY 在 SCLK 下降沿被拉至高电平。 请注意、DRDY 会在第一个选项中
SCLK 下降沿、而与 CS 的状态无关、并且与是否从
或通过 DIN 引脚发送命令。

3.

稳定时间(tSETTLE)是转换器完成以下操作所需的时间 输出完全稳定的数据 电阻器仍然保持开启状态。

可在第四个 DRDY 脉冲提供稳定的数据。 稳定时间数不确定性为一个 tMOD 周期。

因此、建议在发出 SCLK 以检索数据之前添加一个 tMOD 周期延迟。

因此、如果使用 START 操作码命令开始读取数据或将 START 引脚拉至高电平、则在第4个/DRDY 脉冲后数据更有效且更稳定、建议在第4个/DRDY 脉冲后再等待一个 tMOD 周期延迟、然后再发出 SCLK 以检索数据。

谢谢

您好，ChienChun-San，

感谢您发送编修。

1. CLK_DIV=0且 DR[2：0]=0b110、因此 IMOD=4xtCLK=4x1270ns=8.68us (最大值)。  则 iSETTLE=68xtMOD=590.24us (最大值)。  我是对吗？

2.您展示了多种/DRDY 案例、但您认为这次的根本案例是哪一种？  实际上、您展示的案例 似乎没有显示我客户的案例、Remaining /DRDY=Hi、然后是 RDATA 操作码。  因此、我想它可能与您展示的不同。

3.感谢您为我指出一个 tMOD 周期延迟。  如果有的话、请查看随附的内容并提供您的评论、尤其是第7页、其中总结了我对从 RDATA 命令中正确读取数据的时间的理解。

e2e.ti.com/.../ADS1292_5F00_RDATA_5F00_Timing_5F00_Summary.pptx

4.我有另一个问题、数据表中的句子不明确。  在8.5.1.10稳定时间中、显示了"请参阅表10以了解作为 tMOD 的函数的稳定时间"、但是我不认为表10显示了稳定时间。  请您准确告诉我这句话是什么意思吗？

此致、

川崎义和

您好

关于

1.客户需要自行检查和验证其数学和计算结果。

2.了解根本原因的最佳方法是获取 EVM，客户可以将时序图与该 EVM 进行比较。

客户是否有 ADS1292R 评估套件/EVM？  这是进行 V&V 并将时序与 EVM 进行比较的最佳且最有效的方法。

到目前为止、客户是否始终能够  正确读取8.6.1.1 ID：ID 控制寄存器(出厂编程、只读)(地址= 00h)？

3.请参考以上内容。

4."请参考表10以了解作为 tMOD 函数的稳定时间"。  我想这是一个拼写错误、它指的是表13。

谢谢

您好，ChienChun-San，

非常感谢你的评论再次,但我希望你的评论像"是的,你的理解是正确的"或"不,你的理解是不正确的,因为.." 以便我能够告诉我的客户根本原因以及如何解决。  您能这样告诉我吗？  我理解#4是一个拼写错误、下次更新数据表时应该会修复、但我不确定我对#1和#3的理解是否正确。  我想获得您对2号文件的意见、因为他们没有 EVM、需要一些时间来处理。  无论是否要检查 EVM 以确认根本原因、我都需要向您询问。

此致、

川崎义和

您好，ChienChun-San，

我忘记评论一下他们是否能正确读取 ID 控制寄存器。  是的、他们可以这么做。  在发出 RDATA 命令后、这些器件可以读取除转换后的数据外的所有寄存器。

此致、

川崎义和

您好！

下面是 SPS 设置为1000SPS 并采集1Hz 方波内部测试信号时的 ADS1292 SPI 时序图

START (通道1)

/DRDY (CH2)

/CS (CH3)

SCLK (CH4)周期约80~82 ns、符合数据表时序要求 tSCLK SCLK 周期 至少为50或66.6ns

以显示如何通过 SCLK 的下降沿对 DOUT 进行计时/锁存-

DOUT (通道1)

/DRDY (CH2)

/CS (CH3)

SCLK (CH4)周期约80~82 ns、符合数据表时序要求 tSCLK SCLK 周期 至少为50或66.6ns

与 ADS1292数据表图1和图46匹配-

即/DRDY 由 ADS 下拉、SCLK 的上升沿触发/与 DOUT 的第1个边沿对齐、然后是 SCLK 时钟/锁存 DOUT 数据位的第1个下降沿、并触发/DRDY 上拉至高电平。

强烈建议客户可以获取 ADS1292R EVM。

谢谢。

您好，ChienChun-San，

非常感谢您提供图表。  我知道这些图表与数据表一致、但我不要求这么做。  如果我的理解正确、以及客户问题的根本原因是什么、我会做什么。  请您以"是"或"否"的方式对我的每一个问题发表意见吗？  如果否、您能否告诉我为什么我的理解不正确？

1. CLK_DIV=0且 DR[2：0]=0b110、因此 IMOD=4xtCLK=4x1270ns=8.68us (最大值)。  则 iSETTLE=68xtMOD=590.24us (最大值)。  我是对吗？

2.您展示了多种/DRDY 案例、但您认为这次的根本案例是哪一种？  实际上、您展示的案例 似乎没有显示我客户的案例、Remaining /DRDY=Hi、然后是 RDATA 操作码。  因此、我想它可能与您展示的不同。

3.感谢您为我指出一个 tMOD 周期延迟。  如果有的话、请查看随附的内容并提供您的评论、尤其是第7页、其中总结了我对从 RDATA 命令中正确读取数据的时间的理解。

此致、

川崎义和

您好， ChienChun-San，

非常感谢您的持续支持。

第1章:我明白了。

#2/#3：实际上，除了在发布 RDATA 之后转换的数据外，它们的系统完全按预期运行。  这也意味着 SCLK 和 DOUT 之间的关系是正常的。  它们仍然使用2个 ADS1292、但 CS 信号是单独控制的、并且无法同时启用。

请忘掉我给您的所有信息、让我以不同的方式向您提问。  系统会配置 start=Hi (fixed)并通过 RDATA 命令转换数据、读取转换后的正确数据需要多长时间？  我想这会像附加的,但我是正确的吗?

此致、

川崎义和

您好！

转换和 RDATA 是两种不同的东西/操作。

----------------

转换由 START 启动/启动/激活、因此一旦 START 引脚为 Hi 或发送 START 命令、转换就会开始。

也许他们可以首先检查一下是否可以看到上面的图49中显示的相似时序图。

例如、在连续转换模式下、/DRDY 是否处于一致的 TDR 周期？

和/或

图46和52、

检测到/DRDY 的下降沿时的下拉/CS

然后、在第1个上升沿发出 SCLK、在从第1个 SCLK 上升沿开始 的 tDOPD 之后、开始看到 DOUT 显示。

然后、在 SCLK 的第1个下降沿观察/DRDY 上升、SCLK 可以继续使用高达72位的下降沿进行计时和锁存 DOUT。

-------------------------------------------------------

RDATA 或 RDATAC 仅用于"读取数据"、而不用于"开始转换"。

您指的是 RDATA 还是 RDATAC？  这两者略有不同-

对于 RDATAC、RDATAC 操作码只需要发送一次、tSCLK 上存在时序限制、具体取决于 DR 选择和 tCLK -  

对于 RDATA、客户是否/可以匹配中所示的时序图

图1和 图53 RDATA 用法？

 例如、确保在发出 RDATA 命令(操作码)时 SCLK 下降沿为 DIN 提供时钟/锁存。

此外、请注意 DOUT 的前24位是状态位而不是信号数据位。

谢谢

您好， ChienChun-San，

感谢您发送编修。

它们不使用 RDATAC (连续读取数据)、但使用 RDATA (连续读取数据)。  他们确认了 SPI 的所有时序、这意味着图1和53中所示的时序是可以的。

是的、他们了解到它为 DIN 使用 SCLK 下降沿。  正如我之前提到的、其系统中的一个 ADS1292能够按预期工作、但另一个没有。  它们之间的主要用法差异是同步(无问题)或异步(错误数据问题)到/DRDY。

是的、他们知道前24位是状态位。

请允许我再次提问。  您能否告诉我通过 RDATA (而非 RDATAC)读取预期/正确的数据需要多长时间？   在 RDATA 命令之后的第一个/DRDY=Low 中可用吗？

此致、

川崎义和

您好！

"可在第四个 DRDY 脉冲提供稳定的数据。"、 因此不是第一个/DRDY 脉冲。

顺便说一下、我是否可以问客户为什么如此重视如此短的时间(时钟周期规模)内的非结算数据？

无论是任何 ADC、信号或数据(无论其是否为 ECG 信号)稳定和/或稳定都始终需要一段时间(时钟周期)、因此即使它们在一些时钟周期中查看/采集一些不稳定的数据、 从长远来看(即在稳定时间的一些时钟周期之后)、这应该不会影响所需的信号。

它们可能会忽略这些未稳定的数据/信号、即使这些未稳定的数据流进入其主/主机缓冲区或存储器也是如此。

或者、客户是否希望 每次都切实地斩波并丢弃这些不稳定的数据？  这可能是一种费力 而又不实际的方法、除非有非常充分和必要的理由这样做。

 谢谢

您好， ChienChun-San，

感谢您发送编修。  我理解我的理解基本上是正确的。

> 顺便问一下,为什么客户很关心这么短的时间内的非结算数据(时钟周期规模)?

它们会异步读取我提到过的数据、有时会生成错误的数据、因此、它们只想知道其原因。  实际上、他们也知道读取的数据是相同的、因为他们的系统定期读取数据。  如果他们知道何时有稳定/正确的数据可用、他们可以忽略不正确的数据。

> 或者、客户是否希望 每次都能准确细致地斩波并转储这些未解决的数据？

不、不会。

此致、

川崎义和

您好， ChienChun-San，

我在此处附上了一个图、显示了我对您的评论和数据表的理解。  请更正我的错误。

此致、

川崎义和