[参考译文] ADC128S102QML-SP：控制寄存器计时

我可以：

红色：N_CS
黄色：SCLK
蓝色：DIN
绿色：DOUT

对于本设计、我们将使用 ADC 的连续模式、这就是 N_CS 始终为低电平的原因。
此屏幕截图中应为下一位置选择的通道是通道 N°5、然后是通道 N°0。

对于第一个采集槽、DIN 对于8个控制寄存器位"11 101 在 SLCK 上升沿上为111"，其中" 101 "对应于实际有用的位。
对于第二个采集时隙、DIN 对于8个控制寄存器位"00的采集是有效稳定的 000 000英寸、其中" 000 "对应于实际有用的位。

然而、在这2个采集时隙之前和之间、我们有一个从"0"到"1"、然后从"1"到"0"的 DIN 转换、这发生在 SCLK 上升沿的同时、在这些控制寄存器计时之外。
我们想知道这种驱动 DIN 的方式是否会导致 ADC 产生意外的数据、或者 ADC 的行为是否不可能受到意外数据的影响。

此致、

您好、Jokin。

只要在 SCLK 中没有干扰、就不会出现任何问题。  只需使用前八位地址选择部分中的三位、即可避免任何转换问题。  基本上不是'11 101 111"只需使用"00" 101 0000'。

是的、这就是我们要以任何方式进行测试的解决方案。

您认为 DIN 转换可能会对 SCLK 产生一些"串扰"效应,并对其产生某种干扰,导致 FPGA 和 ADC 之间的同步损失?
这可能会解释我们在设备上观察到的数据不一致。

我不认为会,但请让我知道什么是"不一致的数据"。  例如、您在期待 CH1时是否获得 CH0结果？   您是否收到了混合数据、这些数据看起来可能是通过两个通道合并为一个通道的结果？   

您好、Tom、
我需要更多的时间来对其做出响应。
我会让您保持联系。

听起来不错！  别着急，慢慢来。

您好、Tom、
我还没有要共享的原始数据、但我将向大家展示目前我们是如何使用 ADC 的。

在同一电路板上、我们有3个 ADC、驱动方式完全相同：
-连续模式采集@1兆采样/秒,与16 MHz SCLK (最大数据表频率)
- N_CS 永远不会再次设置为高电平,直到我们命令我们的设备停止采集
-仅采集通道 CH0和 CH5，一个接一个：ch0->CH5->CH5->CH5->CH0->CH0->CH0->...
-驱动 ADC 的 FPGA 还在每个采集时隙开始时采集 ADC DOUT 上的"四个零",以验证它们是否确实为零。

3个 ADC 中只有1个会生成"不一致"数据。

另外、我们在通道 CH0和 CH5上预期的信号是6-7kHz 频率的 sinus、以 ADC 的中间值为中心。
我们的设备并不意味着所有1Mspamples/s 的返归档、但我们可以选择仅检索 CH0 @4kHz 或仅检索 CH5 @4kHz、并允许进行一些调查。

第1个图显示了我们对 CH0 3个 ADC 中的2个进行的预期和看到的情况：


第2幅图对应于第3幅"失败"ADC：


我正在努力获得一些比这些数据更具可利用性的数据。

我们还可以观察到、对于"故障 ADC"、在 FPGA 采集 ADC DOUT 期间、上述"四个零"中至少有一个不是为零。 因此、我们强烈怀疑 FPGA 和 ADC 之间会发生所谓的"同步丢失"、但我们仍然不知道这种情况的发生原因或原因。

第一个支持请求中提到的 SCLK 上升沿期间的 DIN 引脚状态更改是我们具有的超前之一、但正如您所说的、不应该是它导致了"数据不一致"。 我相信这也会影响"四个零"的行为。

最后一件重要的事情是：
由于我们怀疑此处存在时序问题、因此进行了一项特定测试、即在板上添加一个小的 RC 来对 DIN 信号进行延迟、将延迟约10ns。 由于这种改变、ADC 停止生成我们之前观察到的"不一致的数据"。

这是我目前能分享的全部内容、它已经是一个处理点。
如果响铃、请告诉我。

此致、

很有趣！  器件是否与时钟源距离最远的器件有问题？  您是否尝试过仅设置选择所需通道所需的三个位？

您好、Tom、

我有一些新的事实要分享,新的 DIN 驱动(与 '00 101 0000"而不是 "11" 101 111')已经过昨天的测试、其行为方式与以前完全相同：

在 DIN 中添加 RC =>相同的预期标称数据。
在没有 RC DIN =>相同不一致的数据的情况下。


我还检查了 PCB、"故障"ADC 确实位于3个 ADC 中最长的路径上。 似乎不是非常长,但它仍然值得分析它。

我会让您保持联系。

太棒了！  如果可以、最好从您的范围发送屏幕截图。