[参考译文] ADC3424：关于 SDOUT 引脚设置

Drew-san、

感谢您的回答。

我知道如果我们不使用 SDOUT 引脚、我们应该使该引脚保持断开状态。

但是、我们将使用 SDOUT 引脚将寄存器信息发送到 FPGA。

然后、我们无需将下拉电阻器添加到连接 ADC3424和 FPGA 的 SDOUT 信号线。

当我们使用 SDOUT 引脚进行串行读取操作时、SDOUT 是否可以在数据输出之间处于高阻抗状态？

如果是这样、我认为即使我们使用 SDOUT 引脚、我们也必须添加下拉电阻器。

因为它意味着 FPGA 处于浮点状态。

我担心它可能会在 FPGA 中产生直通电流、会损坏 FPGA 器件。  

我的担心是误解吗？

在使用 SDOUT 引脚时、我们是否需要添加下拉电阻器来保护 FPGA 器件？

谢谢你。

感谢您的回答、但我仍有一些问题。

1.您注意到,鉴于这种 "设备"明确表示不这样做。

  "设备状态明确"是什么意思？

  这是否意味着 SDOUT 信号线不处于断开状态(ADC 可以使 SDOUT 引脚保持高电平或低电平状态)？

2.我不明白我们需要缓冲器来添加下拉电阻。

  如果我们添加不带缓冲器的下拉电阻器、那么 ADC 有什么影响？

  我假设它会影响来自 ADC 的输出数据的信号波形。

  但我们会考虑电阻器值、使其符合 FPGA 的电气规格。

  如果您还通过添加下拉来担心 ADC、可以告诉我吗？

  您是说您不是 建议我们使用 FPGA I/O 选择功能将 FPGA 引脚设置为下拉状态？

谢谢你。

感谢您的回答。 我理解你的情况。

然后、我们可以知道 ADC 中 SDOUT 引脚的电路配置吗？

它是三态 PMOS/NMOS 缓冲器吗？ 还是其他配置？

我们无法获取有关 ADC SDOUT 的电路图像文件？

谢谢你。

您好！

我正在建立一个可能能够提供其中一些信息的连接。

很遗憾、由于此器件相对较旧、我无法保证我们能够满足您的所有需求。

我会在未来几天向您提供这方面的最新情况。

此致、

德鲁

Drew-san、

感谢您的努力。 几天后、我将依赖您提供的最新信息。

更好。

Drew-san、

感谢您的回答。

我会与我的团队共享您的信息。

在我们团队中完成审核后、我将结束此问题。