[参考译文] TI-JESD204-IP：支持动态重新配置通道速率？

Daniel、您好！

TI JESD IP 提供了用于实现动态通道速率的挂钩、这需要由实现最终应用设计的 FPGA 设计人员完成。 我列出了以下要点：

1> JESD IP 的顶层具有通用输入/输出端口。 它们直接连接到 gt*rxtx.sv 文件，该文件是收发器 xci 文件的包装程序逻辑。  

2>通用端口可用于从 JESD IP 外部访问收发器的 DRP 端口

3>实施此更改后、可以在应用的任意时刻更改收发器的 PLL 设置。 步骤顺序如下：

a>设置 MASTER_RESET_n ="0"和 TX/RX_SYNC_RESET ="1"(这将使整个 IP 保持在复位状态)

B>重新配置 PLL

c>设置 MASTER_RESET_n ="1"、并轮询 PLL 锁定输出直到它们全部为"1"

d>PLL 锁定后、设置 TX/Rx_SYNC_RESET ="0"以初始化 JESD IP 的 Rx 部分的链路

请告诉我这是否解决了您的问题。

此致、

艾米特

尊敬的 Amet：

感谢您的答复。 我理解 这几点。

这意味着我需要执行以下步骤吗？

1.修改 GTX_8b10b_rxtx xci 以启用 DRP

2.修改 GTX_8b10b_rxtx.sv 以将 GPIO 映射到 DRP 端口。

3. 通过 GPIO 实现最终应用。

是这样吗？

谢谢

此致

丹尼尔

Daniel、您好！

是的、这些点是准确的。

此致、

艾米特