[参考译文] DAC3482：最小 fDAC 是多少

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https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1288092/dac3482-how-much-is-minimum-fdac

器件型号：DAC3482

您好！

我的客户希望在以下条件下使用 DAC3482。
  - 基带 I/Q 输入数据速率= 5.12MSPS
  - x16内插
  - fDAC = 5.12MSPS x 16 =81.92MSPS
但是、通过查看数据表的图37到45、可以发现 fDAC=100MSPS 以下没有图形数据。
DAC3482在81.92MSPS 下无法工作？
DAC3482的最低 fDAC 是多少？

此致、

平野健

2 年多前

0 admin 2 年多前

TI__Guru**** 2782445 points

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尊敬的 Hirano-San：

Fdac 的下限将受到外部时钟驱动器以及从时钟驱动器到 DAC3482的交流耦合网络的限制。交流耦合网络为高通响应。

客户还需要考虑其 FPGA 的 LVDS 总线将基于可能具有特定工作范围的 FPGA DLL/PLL 结构。

0 admin 2 年多前

TI__Guru**** 2782445 points

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Kang、

感谢您的答复。

您的意思是、如果 DACCLK 驱动器和交流耦合电路可以传递81.92MHz 时钟、而 FPGA 可以驱动5.12MSPS LVDS I/Q 数据、那么 DAC3482本身可以在 fDAC=81、92MSPS 下工作？
或者、您认为从 FPGA 获得81.92MHz 时钟交流耦合电路和5.12MSPS LVDS 数据通常很困难吗？

此致、

平野健

0 admin 2 年多前

TI__Guru**** 2782445 points

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你好，Hirano-San，

我们举一个例子。采用100nF 的交流耦合电容和100ohm 的 DACCLK 端接、R/C 网络的高通转角为1/(2 *π* 100 * 100nF)= 15.9kHz。因此、81.92MHz 时钟的时钟速率将通过高通转角点、无需担心。

只要 FPGA DLL/PLL 可以支持5.12MSPS LVDS I/Q 数据、我也不担心。

我们曾有客户询问我们是否可以将时钟减慢到 kHz 范围、因此、我希望明确 DACCLK 较低侧范围的机制。

-姜

数据转换器（参考译文帖）

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