[参考译文] ADS6145：CMOS 模式下未使用的 CLKOCUTM 引脚。

尊敬的 Chase：

交流耦合电容器之前可能存在一些电阻，但我建议将任何串联电阻保持在20欧姆以下。

从噪声对策的角度来看、放置阻尼电阻器是否更好？ 或者是否有可能会产生负面影响？ 时钟为80MHz。 连接是通过耦合电容器从 FPGA 输入到 ADS6145IRHBT 的引脚7。

同样、请为 ADC 的输出信号插入一个阻尼电阻、检查是否存在问题。 此连接当前也直接从 ADC 连接到 FPGA。
・CLJOUT_P 引脚的输出信号
・D0~D13信号

谢谢。

科诺

尊敬的 Chase：

感谢您的答复。

用于为设备计时的 FPGA 因其较差的抖动性能而不可取。

我们将使用4个并行 ADC 并通过将时钟相位移90度来使用交错方法控制 ADC、但除了从 FPGA 提供时钟外、有没有其他推荐的方法？

谢谢。

科诺

尊敬的 Conor：

我不确定我是否明白您到底在问什么？ 您可以重新表述并再次提问吗？

此致、Chase

尊敬的 Chase：

interlib ADC 的图像如下所示。

上图是与两个 ADC 的交错示例、但这次我们要尝试实现的是四个 ADC。 通过使用 FPGA 将相位移动90度来执行控制。 您认为不需要从 FPGA 向 ADC 提供时钟、因此我想知道有哪些替代方案。

谢谢。

科诺

尊敬的 Conor：  

与将 FPGA 用作时钟相比、时钟合成器可实现更佳的性能。 FPGA 时钟因其较差的相位噪声和抖动性能而闻名、为此设计了专用的时钟合成器、专用于时钟 ADC 或 DAC 等用例。 LMX2572、LMX2592、LMX2820等。  

谢谢，Chase

使用 FPGA 计时可以正常工作、但无法从 ADC 实现数据表性能。

尊敬的 Chase：

时钟合成器将获得比使用 FPGA 作为时钟更好的性能。 [/报价]

是否可以通过不使用时钟合成器、而是通过将每个 ADC 的输入用作晶体振荡器的输入并将振荡器的使能引脚与 FPGA 进行控制来实现类似的交错？

谢谢。

科诺