[参考译文] ADS6145：CMOS 模式下未使用的 CLKOCUTM 引脚。

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Other Parts Discussed in Thread: LMX2572, LMX2820, LMX2592

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1284724/ads6145-unused-clkoutm-pins-in-cmos-mode

器件型号：ADS6145
主题中讨论的其他器件：LMX2820、 LMX2592、LMX2572

您好！

当仅在无 LVDS 模式的 CMOS 模式下使用时、CLKOUT 引脚承担 OVR 的作用。如果我不使用 CLKOCUTM 引脚、是否可以将其保持断开？

还建议将 CLKP 引脚与电容器交流耦合以实现输入。在这种情况下、在电容器之前插入阻尼电阻器会是个问题吗？

谢谢。

1 年多前

0 admin 1 年多前

TI__Guru**** 1624230 points

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Conor、

如果不使用 OVR、则可以将其输出保持悬空状态。交流耦合电容器之前可能存在一些电阻、但我建议将任何串联电阻保持在20欧姆以下。如果您向我们提供前端原理图、我们可以进一步查看并向您提供更多反馈。

此致、Chase

0 admin 1 年多前

TI__Guru**** 1624230 points

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尊敬的 Chase：

交流耦合电容器之前可能存在一些电阻，但我建议将任何串联电阻保持在20欧姆以下。

从噪声对策的角度来看、放置阻尼电阻器是否更好？或者是否有可能会产生负面影响？时钟为80MHz。连接是通过耦合电容器从 FPGA 输入到 ADS6145IRHBT 的引脚7。

同样、请为 ADC 的输出信号插入一个阻尼电阻、检查是否存在问题。此连接当前也直接从 ADC 连接到 FPGA。
・CLJOUT_P 引脚的输出信号
・D0~D13信号

谢谢。

科诺

0 admin 1 年多前

TI__Guru**** 1624230 points

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尊敬的 Conor：

如果 ADC 前面有一个焊盘、这将有助于对抗驻波。对于迹线电容、单个串联电阻只能用作低通滤波器。用于对器件计时的 FPGA 由于抖动性能较差而不可取。焊盘根本不能帮助解决此问题、如果存在任何问题、则会降低压摆率并增加 ADC 上的孔径抖动。我建议使用交流耦合电容器直接连接时钟输入。

关于输出终端、在 CMOS 模式下、您应该添加一个串联电阻、以防止为输出布线充电。我建议从150欧姆开始。在 CMOS 模式下的80MHz 采样时钟处、输出将在80MHz 处更新、因为 CMOS 模式使用单个数据速率(每个完整时钟周期一个采样)、这等于1/(80MHz)= 12.5ns。在本文档中、您可以在第4页看到增加串联电阻对电压和电流波形的影响。请记住、您正在查看12.5ns 的稳定窗口。此外、该图适用于固定5pF 负载电容。该器件可在每个输出走线上支持高达10pF 的负载电容。如果在10pF 的最坏情况下、RC 将会加倍、因此我们预计在5pF 下使用150ohm 布线时、6ns 的稳定时间将变为12ns 的稳定时间。由于处于12.5ns 内、因此这已足够。为了使稳定速度更快、将这个150欧姆负载减少到100欧姆、然后将变为8ns、但这意味着电流更高、因为器件现在要驱动更轻的负载、因此预计功耗将上升。

https://www.ti.com/lit/an/sbaa486/sbaa486.pdf

此致、Chase

0 admin 1 年多前

TI__Guru**** 1624230 points

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尊敬的 Chase：

感谢您的答复。

用于为设备计时的 FPGA 因其较差的抖动性能而不可取。

我们将使用4个并行 ADC 并通过将时钟相位移90度来使用交错方法控制 ADC、但除了从 FPGA 提供时钟外、有没有其他推荐的方法？

谢谢。

科诺

0 admin 1 年多前

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尊敬的 Conor：

我不确定我是否明白您到底在问什么？您可以重新表述并再次提问吗？

此致、Chase

0 admin 1 年多前

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尊敬的 Chase：

interlib ADC 的图像如下所示。

上图是与两个 ADC 的交错示例、但这次我们要尝试实现的是四个 ADC。通过使用 FPGA 将相位移动90度来执行控制。您认为不需要从 FPGA 向 ADC 提供时钟、因此我想知道有哪些替代方案。

谢谢。

科诺

0 admin 1 年多前

TI__Guru**** 1624230 points

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尊敬的 Conor：

与将 FPGA 用作时钟相比、时钟合成器可实现更佳的性能。 FPGA 时钟因其较差的相位噪声和抖动性能而闻名、为此设计了专用的时钟合成器、专用于时钟 ADC 或 DAC 等用例。 LMX2572、LMX2592、LMX2820等。

谢谢，Chase

0 admin 1 年多前

TI__Guru**** 1624230 points

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使用 FPGA 计时可以正常工作、但无法从 ADC 实现数据表性能。

0 admin 11 个月前

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尊敬的 Chase：

时钟合成器将获得比使用 FPGA 作为时钟更好的性能。 [/报价]
是否可以通过不使用时钟合成器、而是通过将每个 ADC 的输入用作晶体振荡器的输入并将振荡器的使能引脚与 FPGA 进行控制来实现类似的交错？

谢谢。

科诺

0 admin 11 个月前

TI__Guru**** 1624230 points

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Conor、

如果晶体振荡器在启动时具有确定性相位关系、并且 FPGA 能够在所需的时间内启动晶体振荡器、则可以。我不知道有哪个晶体振荡器能够从正弦波的同一点启动、因此这不太可能是一种解决方案。模拟时间延迟和/或相移是应该用于这个应用的东西。但是、TI 不销售任何类型的90deg 混合耦合器、因此您必须去别处看看。

此致、Chase

数据转换器（参考译文帖）

数据转换器（参考译文帖）(Read Only)

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