嗨、论坛用户！
我对 Δ-Σ 转换器的动态范围有疑问。
动态范围基于 RMS 噪声、我使用的更高抽取因子、更低的 RMS 噪声、因此我会尝试使用最高可用采样率(Fmod)和更高的抽取因子。
在数据表中、由于调制器频率高、我总是看到简单输入 RC 低通滤波器(通常是第1阶)、这给了我低组件数量、低成本、低 PCB 空间。
无论成本和 PCB 空间如何、我能否在 ADC 前将高阶(比如8阶)低通滤波器作为模拟抗混叠滤波器获得一些改进、或者它会毫无价值吗？
谢谢。
您好 Michele、
视情况而定。 对于低 OSR 值、您可能需要一个高阶抗混叠滤波器、以在调制器频率下保持高水平的衰减。
由于调制器频率周围的混叠、数字滤波器将不再衰减这些信号。 下面是较低频率下的 FIR 滤波器示例、下图显示了调制器频率的多个整数下的响应。
由于数字滤波器在调制器频率下具有0dB 的衰减、因此您必须完全依赖于该频率附近的模拟抗混叠滤波器。 当 OSR 值非常大时、单阶 RC 滤波器的衰减通常就足够了。 对于低 OSR 值、可能需要一个4阶或更高抗混叠模拟滤波器。
以 ADS1281为例、其中一个 FIR 数据速率为250sps、响应相对平坦度高达100Hz。 在这种情况下、调制器频率是1.024MHz。 高于0.5*f-data 的 FIR 滤波器具有大约130dB 的衰减。
如果我们要保持平坦的频率响应为100Hz、则应将模拟滤波器设置为该值的10倍左右、即1000Hz。 使用截止频率为1000Hz 的简单 RC 滤波器、1.024MHz 处的衰减约为-60dB。 如果您只关心总噪声、那么该频率范围内的任何噪声都会衰减、不会显著增加总噪声。 但是、如果您担心噪声的频率成分、您可能会看到比数字滤波器本底噪声高70dB 的混叠信号。 在本例中、二阶滤波器将具有大约-120dB 的衰减、您的本底噪声限制现在 接近 数字滤波器本底噪声。 在此示例中增加模拟抗混叠滤波器阶数不会有太多额外好处。
您可能需要查看 TI 高精度实验室- ADC 材料、其中更详细地讨论了 ADC 噪声。
此外、ADS127L11数据表中的第9.2节介绍了使用较低 OSR 设置32时的抗混叠滤波器设计示例。
此致、
N·基思
精密 ADC 应用
