请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
器件型号：ADS52J90 您好！
通过查看 ADS52J90的数据表、我似乎找不到 LVDS 数据时钟边沿与 LVDS 串行输出通道数据转换之间变化的规格。 这对我而言非常重要、因为我需要设置 FPGA 时序限制并确保拥有足够好的数据眼。 该规格对于 ADS52J90是否已知、或者时钟边沿与数据转换之间的最小和最大延迟是否可根据数据表中的其他规格计算？
谢谢。
您好！
它已包含在时序规格中、如下所示。 设置和保持时间是您可能想要的规格。
此致、
沙比尔
