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器件型号：AFE5832LP 尊敬的 TI 团队：
在我们的某个项目中使用 AFE5832LP 时、我们遇到了 LVDS 数据接收方面的一些问题、具体细节如下：
我们知道、AFE5832LP 默认在一条 LVDS 线路上发送两个 AD 采集通道的数据、总共使用16条 LVDS 线路来发送32通道数据、并且将高 FCLK 固定为对应于偶数个通道、 低 FCLK 对应于奇数个通道。 目前、由于系统 IO 的限制、我们使用一条 LVDS 线路来从4个 AD 采集通道传输数据、总共使用8条线路来完成采集和传输(LVDS 速率2X 模式)。 在这种情况下、4个通道采集的数据一次性在单个 LVDS 线路上传输。与 FCLK 的采集相对应、它具有两个高电平周期和两个低电平周期、将以高、低、高、低形式表示、对应于 AD 采集通道的第1个通道、第3个通道、 第2通道、第4通道 因此、当 FCLK 处于高电平时、我们无法确定电流对应于通道1的数据还是通道3的数据。
从数据表中我们得知、在 TX_TRIG 之后经过一段特定的延迟时间后、FCLK 信号将定期出现在高电平、低电平、高电平、低电平脉冲信号中、然后第一个高电平信号与第一个通道的数据相对应。 不过、我们发现每个 TX_TRIG 生成之后的延迟时间并不固定、这会导致解决数据通道问题时产生混淆。 也就是说、外部输入固定为1个通道输入、但在求解数据后、有时波形会出现在第一个通道中、有时会出现在第二个通道中。
我想问一下，是否有一些机制可以确切地知道这封信件？
谢谢。
此致
