[参考译文] DAC3482：时钟分配查看和与 FIFO 输出时钟相关的问题

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1297824/dac3482-clock-distribution-review-and-a-question-related-to-fifo-out-clock

您好！

我想使用16x 的内插因子在524.288 MHz 运行我的 DACCLK。 PLL 将被配置用来将频率为32.768 MHz 的 DACCLKP (N)转换为指定的 DACCLK。 PLL 配置如下所示：

预分频器= 7、

VCO @ 3.670016 GHz、

粗调位= 38、

M = 32、  

n = 2。  

首先、我想知道这种配置是否一致。 如果您查看它、我会很高兴。

其次、更重要的是、我有一个与 FIFO 输出时钟相关的问题。 我将提供的 DATACLK 的频率为32.768 MHz、与 DACCLKP (N)相同。 据我所知、FIFO 两侧的时钟速率应该相等(即 DATACLK 和 FIFO 输出时钟应具有相同的速率)。 由于我将在字宽模式下使用 DAC、因此我需要使用数据表第31页的公式 FIFO out Clock = DACCLK/(2*内插因子)。 在这种情况下、会产生模糊性：DATACLK 和 FIFO 输出时钟具有不同的速率(DATACLK = 32.768 MHz、FIFO 输出时钟= 16.384 MHz)。 为什么会有这样的模糊性？ 是否因为 FIFO 在 FIFO 输出时钟的两个边沿读取数据？ 或者、是否不存在这样的问题、而我缺少一个要点？ 如果你能帮我解决这个问题,我会很高兴的。

谢谢。