[参考译文] DAC3283EVM：生成输出时出现问题。

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请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1301857/dac3283evm-issue-in-generating-output

器件型号：DAC3283EVM
主题中讨论的其他器件：DAC3283、 CDCE62005

我们使用 Iwave 系统 FPGA 连接了 DAC3283。我们能够使用以下频率配置 CDCE：

dac clk : 614 MHz

FIFO OSTR 时钟: 19.2 MHz

FPGA clk：76.8MHz

插值: 4倍

我们使用 FPGA 内部的 FPGA clk 生成方波信号并将其发送到 DAC。

Data clk : 307.2 MHz

帧时钟：19.2MHz

方波信号频率:38.4MHz

在执行 DAC3283用户指南的第4.1节中提到的必要更改后、我们尝试在 J3连接器上查看 DAC 输出。

我们已使用示波器进行检查、确认上述所有时钟和数据都到达 DAC 引脚、但没有来自 J3的输出。 DAC IC 上的 IOUT 引脚始终显示恒定的3.3V、即使来自 FPGA 的数据不存在也是如此。

此外还随附了配置文件、用于配置 DAC3283和 CDCE62005。

e2e.ti.com/.../test.txt

6 个月前

0 admin 6 个月前

TI__Guru**** 1118110 points

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Ankit、您好！

请查看 TXENABLE 是否设置为逻辑高电平。 TXENABLE 引脚启用 TX 输出级。

还请检查报警寄存器以查看在此状态下是否显示任何报警。

谢谢！

0 admin 6 个月前

TI__Guru**** 1118110 points

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你好，康夏

感谢您的快速回复。

TXENABLE 设置为逻辑高电平(它正确连接到跳线9并且跳线9的引脚1和2进行了分流)。

加载寄存器文件时观察到 FIFO 冲突。此处附加了显示 FIFO 碰撞状态的 GUI 屏幕截图、以供参考。

0 admin 6 个月前

TI__Guru**** 1118110 points

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您好

如果观察到 FIFO 错误、则 FPGA 和 DAC EVM 之间的时钟速率未锁相。 DAC3283 EVM 通过 FMC 连接器实现 FPGA 时钟路由。请查看 iWave FPGA 套件是否使用此时钟为其用于 LVDS 总线的 DLL/PLL 电路提供时钟。

0 admin 6 个月前

TI__Guru**** 1118110 points

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我们使用 FPGA 内部的 FPGA clk 生成方波信号并将其发送至 DAC。

请帮助详细阐述上述内容并检查 FPGA 时钟和 DAC 时钟是否对齐并锁相。

0 admin 6 个月前

TI__Guru**** 1118110 points

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你好，康夏

感谢您的回复。

我确定 FPGA 的输入/输出标准未设置为 LVDS。当我将其设置为 LVDS 时、我能够在 J3上获得输出。

但我有一些疑问。

1.首先、我尝试从 DAC 生成2电平信号(DAC 的目的是生成多级脉冲)。例如、我对 FPGA 进行编程、对于某些时钟周期、DAC 输入为"08"、对于某些时钟周期、DAC 输入为"C0"。下面是一些 FPGA 代码行：

始终@(Posedge fpga_clk_mmcm) begin
if (reset) begin (复位)
计数<= 4'b0000；
数据<= 8'h00；
结束
如果(count =4'b0000)开始、则执行其他操作

数据<=8'h08；
count = count + 1；
结束
如果(count =4'b1100)开始、则执行其他操作
数据<=8'hC0；
count = count + 1；
结束
否则 count = count+1；
结束

(fpga_clk_mmcm = 307.2MHz。其余规格与第一篇文章中的相同)

我们期望输出为脉冲、但示波器上的输出如下所示(为什么没有急剧转换？)：

2.输出电压的转换公式是什么？因此、如果 DAC 的8位输入为"08"、那么我们如何计算 J3的预期输出电压？

3。我尝试也从 DAC 生成24MHz 正弦、如下所示：

它正在正常生成。但当我尝试生成250 MHz 正弦时、仅生成57-58MHz 正弦。这样做的原因是什么？

注：我错误地选择此帖子作为已解决。

0 admin 6 个月前

TI__Guru**** 1118110 points

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您好！

我们期望输出为脉冲、但示波器上的输出如下所示(为什么没有急剧转换？)：

[/报价]
默认情况下、对于变压器耦合输出、变压器耦合输出是具有高通响应的高通滤波器本身。直流信息将不会通过。

对于任何脉冲信号、您只会观察到高频响应(即脉冲)、而不会观察到稳定后的最终直流电压。要观察实际的脉冲、您需要具有直流耦合输出。

2. 输出电压转换公式是什么？因此、如果 DAC 的8位输入为"08"、那么我们如何计算 J3的预期输出电压？

请参阅下面的数据表部分：

3。我尝试也从 DAC 生成24MHz 正弦、如下所示：

它正在正常生成。但当我尝试生成250 MHz 正弦时、仅生成57-58MHz 正弦。这样做的原因是什么？
[/报价]
您的 DAC 采样率为614.4MSPS、内插为4倍、接口速率为614.4MSPS/4 = 153.6MSPS。 FPGA 本身的最大基带速率为153.6MSPS/2 = 76.8MHz。

要生成信号的250MHz、您需要结合使用输入频率和内插滤波器末端的粗混频器来生成250MHz 的最终 DAC 输出波形。
[/quote]

0 admin 6 个月前

TI__Guru**** 1118110 points

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你好，康夏

谢谢你的详细答复。

正如我们在上面和下面共享的2级信号中看到的那样：

波形中有振铃。我们已经观察到变压器前后的输出。我们将在这两个点观察振铃。什么可能导致这种振铃效应？

0 admin 6 个月前

TI__Guru**** 1118110 points

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您好！

DAC3283本身将输出基于采样保持的波形、并在频域处显示多个奈奎斯特镜像。 (请参阅以下应用手册的第3节： https://www.ti.com/lit/an/slaa523a/slaa523a.pdf)

因此、为了正确选择第一奈奎斯特区域中的输出、您需要设计一个低通抗混叠滤波器、以滤除高频奈奎斯特图像。

-姜

数据转换器（参考译文帖）

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