[参考译文] AFE5832：测试模式下的数据接收错误

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Other Parts Discussed in Thread: AFE5832, AFE5832LP

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1312365/afe5832-data-receiving-error-in-test-mode

主题中讨论的其他器件：AFE5832、 AFE5832LP

AFE5832工程师：
我最近在调试 AFE5832芯片时遇到了两个问题。
问题1：TX_TRIG 信号似乎无效、因为我使用 AFE 芯片接收32个信号、前16通道信号和后16通道信号无法同步、它们具有固定的失准。为了确保 TX_TRIG 信号有效、我应该怎么做？
问题2：下图是 AFE5832的斜坡测试模式、但是接收到的通道数据有一些问题、但是有些通道完全正确、我找不到原因。

1 年多前

0 admin 1 年多前

TI__Guru**** 2391415 points

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您好！

处理这些器件的工程师目前正在出差。他将在下周回复您的请求1月18日。感谢您的耐心。

谢谢。

卡尔蒂克

0 admin 1 年多前

TI__Guru**** 2391415 points

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感谢您的答复。我会耐心等待。

0 admin 1 年多前

TI__Guru**** 2391415 points

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您好！

起初、它看起来像是与 LVDS 接收器时序相关的问题。您当前的时钟速度是多少？您能将其减少一半并检查它是否起作用吗？您的 FPGA LVDS 接收器 IP 是什么样的？是否执行 DPA？您可以先考虑优化 FPGA 接收器 IP 以解决该问题。

此致、

沙比尔

0 admin 1 年多前

TI__Guru**** 2391415 points

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您好！

感谢您的答复。

我认为您说的是正确的、这是接收时间的问题、我尝试了 DPA、但没有达到校准的目的。您能告诉我如何使用 FPGA 的接收 IP 解决此问题吗？
此外、您认为 TX_TRIG 信号导致此错误的原因是什么？

0 admin 1 年多前

TI__Guru**** 2391415 points

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您好！

LVDS 数据被锁存在 DCLK 信号上。因此、理想情况下、来自 LVDS 数据通道的数据应在 DCLK 中间切换。如果情况并非如此、则可能存在设置/保持问题、并可能导致时序故障。在 FPGA 中、您可能有多个 DCLK 相位。您可以尝试更改显示异常斜坡数据的通道的相位、看看这是否有帮助。

任何与 TX_TRIG 相关的问题都会导致器件之间的同步相关问题。由于此处一些通道仅显示问题、因此它与 TX_TRIG 不相关。

谢谢！

此致、

沙比尔

0 admin 1 年多前

TI__Guru**** 2391415 points

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我理解了上述问题。很抱歉、我还有另一个问题。
使用测试模式斜坡时、可以观察到主机上接收到的数据值从0增加到511。然而、当我使用信号发生器来生成一个5mhz 100mvpp 正弦信号输入时、接收到的信号的振幅仅约为0-10。如果未添加输入信号、则接收到的回波仅为0-15。这些 AD 样本太小、远小于512。
请问原因是什么？我已经调整了 LNA PGA 的增益大小、但仍然没有解决这个问题、下面三张图片说明了这个问题。期待您的回复！