[参考译文] ADS8166：TD_CKDO 和 SCLK 最大速率

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请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

器件型号：ADS8166

大家好、

ADS8166的 SPI 接口可@Δ Σ 70MHz 运行。时钟周期@ 70 MHz (~14.3ns)的周期短于从上升时钟边沿到 SDO 延迟(TD_CKDO)的19ns (最大值)。因此、延迟可以是 SCLK 之后的1个完整时钟周期。

此规格的数据表是否存在差异？或者、TD_CKDO 和 SCLK 频率是否存在可防止 SDO 信息潜在不一致的关系？

谢谢。

0 admin 5 个月前

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Chris、您好！

根据我们的电子邮件讨论、我将与团队探讨这一点、并会尽快与您联系。

此致、

瑞安

0 admin 5 个月前

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Chris、您好！

经过一些讨论、我确实认为该延迟规格在我们的数据表中有点疏忽。这不是拼写错误、但很显然、在尝试操作 SCLK @ 70 MHz 时会发生一些冲突、因为这允许在 SDO 上的同一位内出现两个连续的捕获边沿。

客户想要使用最大 SCLK 频率是否有原因？当采样速率仅为250kSPS 时、SCLK 必须比4 MHz 时钟更快、即使采用单 SDO 配置也是如此。

如果您有任何进一步的问题、请告诉我。

此致、

瑞安

0 admin 5 个月前

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您好、Ryan、

没有使用70 MHz、而使用25 MHz。但这不能说明数据表有争议。

如果最大延迟实际上为19ns、则这似乎与数据表指示器件可以运行的70 MHz SPI 时钟不兼容。

SDO 延迟是否随 SCLK 而变化？如果是、两者之间有什么关系？否则、我们只能假定周围设计的延迟必须为19ns。在25 MHz SCLK 下、19ns 的延迟会将数据有效点~中点置于时钟周期内；可接受但接近下降沿、如果发生任何转换或缓冲、可能会进一步降级。

我认为应该修改数据表、以便更加清楚地说明这一规格。

有什么想法？

0 admin 5 个月前

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Chris、您好！

我同意这两个时序规格相互矛盾、这显然是在发布此器件时的疏忽。如果团队计划进行数据表更新、我会记下此反馈。

另一个建议是考虑在此器件中使用时钟重定时器功能、该功能使用 READY 引脚将源同步时钟与 SDO 一起返回到主机。这可能有助于使下降沿更靠近数据有效的中点、并缓解转换或缓冲延迟的其他问题。

此致、

瑞安

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